浙江大学硕士学位论文
时钟产生模块向FPGA提供27MHZ, 50MHZ, 200MHZ, 250MHZ四种基准时钟。其他各种IO接口功能由子板提供，FPGA通过与子板连接的A,B排插和子板的各个IO接口芯片相连接。电源模块为母板板载的各种芯片电路提供稳定的电源供应。
母板PCB的实际布局如图 3-3所示：
图 3-3高性能视频开发验证平台母板PCB布局
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3.2.1.2 FPGA
高性能视频开发与验证平台高性能表现的基础之一为Xilinx 公司出品的Virtex-4 系列的FPGA XC4VLX100。Virtex-4 是Xilinx 公司最新出品的多平台FPGA 产品。它使用了90nm的制造工艺，使得在创造了高性能与高密度的同时，功耗却减半。同时其具有高速的
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特点，全片可以工作在高达500 MHz的频率（包括片上RAM 读取频率）[27]。
Virtex-4 分为3个系列，如图 3-4所示。LX, SX 与FX各有优势，LX 系列FPGA在逻辑容量以及存储器方面的表现最为优异，而我们的高性能视频开发验证平台要作为专用结构与混合型结构的开发平台，逻辑容量与存储器表现是最为重要的，也因此选用了LX系列。
图 3-4 Xilinx Virtex-4 FPGA系列
LX 系列FPGA 在合适的逻辑单元容量范围内，有如表 3-2所示的5款FPGA 可以供选择[28]．
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表 3-2 Xilinx Virtex-4 LX系列FPGA指标
特点/产品 逻辑单元 RAM/FIFO/ECC 全部块RAM (kbits) DCM 最大差分I/O对 XtremeDSP?块 配置存储器位 封装*/用户IO数 FF668 FF1148 FF1513 448 640 - - 768 - - 768 960 XC 4VLX60 59,904 160 2,880 8 320 64 18,315,520 XC 4VLX80 80,640 200 3,600 12 384 80 24,101,440 XC 4VLX100 110,592 240 4,320 12 480 96 31,818,624 - 768 960 - - 960 XC 4VLX160 152,064 288 5,184 12 480 96 41,863,296 XC 4VLX200 200,448 336 6,048 12 480 96 50,648,448 考虑到未来平台系统升级，管脚兼容性比较强的封装为FF1148系列芯片会比较合适[29]．
。再综合考虑了价格与容量的需求，最终选定了FPGA XC4VLX100-FF1148 作为平台专用的FPGA芯片方案。使用不同的兼容封装的FPGA芯片，平台设计可以有低成本的解决方案。选用XC4VLX60-FF1148, 面向成本考虑要求较高且对逻辑容量没有特别大要求的开发应用；而选用XC4VLX160-FF1148则可以面向成本考虑要求不高而对逻辑容量要求考虑较多的开发应用。
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此外，Virtex－4芯片提供了一些如下的新技术，使得高性能视频开发平台的功能更为强大：
? Xesium?时钟控制技术：组合了先进的时钟性能，通过最小化时钟抖动、歪斜与占空比
失真，帮助实现高频率运行，同时更好的协调平台内部各个模块间的时钟输入，使得视频编解码器各个模块的运行更为稳定。
? ChipSync：源同步接口技术，发送数据的元器件产生自己的时钟信号，并随传送的数
据一起发送。该技术的使用使得平台上开发的视频编解码器与外围芯片之间的信号传输更为顺畅，差错率更小。
? XtremeDSP? 块：XtremeDSP块都使用新的DSP算法，并有更高的DSP集成度，同时
也提供很低的功耗、很高的性能和高效率芯片利用。能够为视频编解码器的复杂编解码算法提供很强的运算能力。
? 安全芯片AES: 基于软件的bitstream加密和片上bitstream解密逻辑，以及存储256位
密钥的专用存储器。使得视频编解码器的开发更为安全。
3.2.1.3 DDR400 外存储器接口
做为高性能的视频开发平台，除了逻辑容量外，非常关键的一点在于外存储器的容量和速度，这往往是限制视频开发平台开发能力的瓶颈因素。以HDTV（1920×1080）的格式为例，其水平扫描线为1920个象素点，垂直扫描线为1080个象素点，以4:2:0的亮色度比例存储，每个象素点的亮度/色度均为8bit，帧率为30帧/秒(逐行扫描方式)。则每帧HDTV高清图像需要的存储容量约为(包括亮度与色度)：1920?1080?8bit?11?3.11MB。算上当2前帧与两个参考帧，外加一个帧的空间做为数据交互，则帧存空间至少应该有：3.11×4＝12.44MB。而再加上BBV buffer码流缓冲区最大0.45MB (此处参考AVS标准6.2级别)的存储容量，则外存储器容量至少为：12.44+0.45＝12.89MB。
再来看看数据带宽的需求。在开发过程中，视频编解码器中许多模块需要有大量的数据需传输。以第二章中的MPEG-4解码器系统结构为例，首先显示模块就需要每秒钟从存储器中读取30帧图像数据送出显示。回写模块是将重建图像写入到存储器中，也是每秒30帧图像数据。运动补偿的读参考，是从外存储器中读取相应的参考图像，假设参考图像都为16×16大小的宏块，且每一个宏块都需要读取自己的参考块，再加上码流输入的20Mbps（假设都需要预先存入外存储器），那么对于1920×1080×30帧/s的高清晰度视频总共需要的数据传输速率如表 3-3所示：
表 3-3 1920×1080(4:2:2)30fps图像数据传输率计算 模块 显示 回写 读参考块 码流输入 合计 数据传输速率 1920*1080*1.5*30*8bit＝93MB/s 1920*1080*1.5*30*8bit＝93MB/s 1920*1080*30*8bit＝62MB/s 20/8=2.5 MB/s 250MB/s 上述值是在外存储器全速工作情况下得出的结论，而事实上的大容量动态外存储器都是需要激活、读写、充电等等一系列操作才能够顺利读写一笔数据，因此带宽需求可能是
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250MB/s的好几倍。根据经验，一般在数据读写过程中，平均每4个时钟周期可以输出一笔数据，则数据带宽的需求即为1GB/s。可见，视频编解码器开发平台必须要能够提供大容量、高速度的外存储器，才能够满足视频数据存储与传输的要求。
为了解决上述的问题，我们特地为平台设计了双片大容量DDR400芯片的外存储器。总计64MB的总存储容量，并且提供最高达1.6GB/s 的数据传输速率，可以充分满足现在和未来的视频开发需求。存储芯片方面我们选用的是两块Micron MT46V16M16-5B 系列
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DDR400 SDRAM[30]，其单片的规格为4Meg×4banks×16bit。其结构如图 3-5所示：
512列 ……… ……… ……… ……… 8K行 ……… ……… ……… BANK3 BANK2 BANK1 BANK0
图 3-5 DDR400 SDRAM内部结构
每一个DDR SDRAM bank 都有8K行，512列的数据单元存储空间，一个数据单元里面可以存储16bit的数据，合计为8K×512×4(bank)×2B(16bit)=32MB。为了达到高数据带宽，平台将两块DDR chip的数据通道合并起来，而地址与控制信号则由两个芯片共享，这样在FPGA端看来外部就是一块32bit 位宽的DDR chip。如图 3-6所示
CK, CK# FPGA CKE, CS#, RAS#, CAS#, WE# BA0, BA1 A0~A12 DQ0~DQ15 DQ16~DQ31 DDR1 DDR2 图 3-6平台DDR连接
关于DDR400 的高速PCB设计将在3.3节中讨论。
3.2.1.4 SRAM/SDRAM外存储器接口
SRAM的特点在于数据不会因为不刷新而丢失，而且读写非常简单，接口连接非常方便，
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是开发中常用的存储器。平台的FPGA芯片内部已经集成了4320Kb的RAM，可供开发调用。但是只有片内的4Mbit RAM对于开发高要求的视频编解码器而言未必足够。因此我们为平台
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添加了一块三星公司的K7N163601M SRAM作为补充[31]。K7N163601M是512K×36bit 位宽，有18Mbit的存储量，对于辅助视频编解码开发而言，已经足够。其最高运行频率为133MHZ, 可以提供600MB/s 的数据传输带宽。由于SRAM的接口相对较为简单，这里不再赘述。
平台为了兼容MPEG-4开发系统的设计，也同样设计了SDRAM外存储器接口。与
MPEG-4 开发系统一样的133MHZ的SDRAM 存储器可以作为DDR400 存储器的一个补充。平台上的三种外接存储器：DDR400、SDRAM、SRAM都有各自独立的接口，且布局布线都各自区分，不会互相干扰。这样对于开发不同档次的视频编解码器是非常有用的。各种档次的视频编解码器都可以利用这三种外存储器之中的一个进行设计。
3.2.1.5电源解决方案
母板与子板的电源模块是独立的。相对于子板来说，母板的FPGA和存储器芯片的功耗比较大，工作频率又非常高，对于电源的要求比较苛刻。因此设计出高效率、高性能、高稳定性的母板供电电源方案对于整个开发平台来说意义重大。这里重点介绍母板的电源设计方案。
1）电源电压指标要求
FPGA 芯片与存储器芯片对于电源电压的要求如表 3-4所列[32]：
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表 3-4平台电源电压指标
名称 VCCINT VCCAUX VCCO VIN VPROM VDD VDDQ VREF VTT VCC VCCQ VDD/VDDQ 描述 FPGA内核供电电源电压 FPGA辅助供电电源电压 FPGA输出端口供电电源电压 3.3V 供电电源电压 FPGA PROM 供电电源电压 供电电源电压 IO供电电源电压 IO参考电源电压 IO 终端电源电压 供电电源电压 IO供电电源电压 供电电源电压/IO供电电源电压 标准值 FPGA XC4VLX100-FF1148 1.2 2.5 待定 3.3 1.8 ．最小值 1.14 2.375 1.14 3.15 1.71 2.5 2.5 0.49* VDDQ VREF-0.04 最大值 1.26 2.625 3.45 3.45 1.89 2.7 2.7 0.51* VDDQ VREF+0.04 单位 V V V V V V V V V DDR400 SDRAM chip[33] 2.6 2.6 1.3 1.3 SDRAM chip 3.3 SRAM chip 3.3 3.315 3.465 V 3.0 3.6 V 2）供电电压上升时间
为了保证FPGA 芯片正常启动，VCCINT、VCCAUX 、 VCCO的上升时间必须在一个特定的范围内，表 3-5列举了XC4VLX100-FF1148 的这一指标要求。此外，电源电压在上升过程中，必须单调，不允许有波动。
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