浙江大学硕士学位论文
第2章 MPEG-4编解码芯片开发系统
2.1 MPEG-4编解码芯片开发系统简介
基于FPGA的MPEG-4编解码芯片开发系统是课题组于2003年设计的一个系统，其目
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的是为了在其上进行MPEG-4 ASP@L5视频编解码芯片的开发研究[1]。利用这个系统我们成功的开发了MPEG-4 ASP@L5的视频解码器并最终生产了ASIC芯片。这个系统是我们高性能视频开发验证平台的基础，本节主要对系统进行简单的介绍。
2.1.1 性能指标
为了达到MPEG-4 ASP@L5 的要求，我们为MPEG-4编解码芯片开发系统设定了如表 2-1所示的性能指标：
表 2-1 MPEG-4编解码芯片开发系统性能指标 支持视频标准 最大视频图像尺寸 支持视频输入格式 支持视频输出格式 码流输入/输出接口 解码峰值码率 编码速率 外部存储器接口 其他 MPEG-4 ASP@L5 720*576 Y/C, CVBS Y/C, CVBS, VGA USB1.1, RS232, IOBASE-T以太网 8Mbits/s 25帧/s 8M bytes 32位SDRAM 低功耗、有测试点和用户输入等 2.1.2 框架结构
开发系统以两片Xilinx公司的FPGA XC2V3000FG676-4为主体，提供高达600万的现场可编程逻辑门作为视频编解码器的主体。片外配以8MB的32bit位宽的SDRAM, 其最高时钟频率可以达到133MB/s，同时配以完善的I/O接口（如RS232、USB1.1等等）用于测试和视频码流的输入输出，开发系统的整体结构如图 2-1所示：
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SDRAM
RS232 USB1.1 Video Decoder FPGA XC2V3000 × 2 Clock Crystal Video Encoder Configuration Circuit DC – DC& Filter
图 2-1 MPEG-4编解码芯片开发系统整体结构
开发系统在PCB上采用了子母板结构：母板使用6层PCB, 对信号和电源要求较高的FPGA芯片以及SDRAM外存储器都放置于母板上；子板使用2层PCB, 所有的IO芯片和接口都放置于子板上；子母板通过2个96pin 的金针排插进行信号线连接和物理连接。其结构如图 2-2所示： 母板排插 系统母板 子板排插 系统子板 连接信号线 支撑座 图 2-2 MPEG-4编解码芯片开发系统子母板结构
系统采用子母板结构有如下的好处：
1． 成本：因为PCB的制造价格随层数几何增长，2层板与6层PCB价格相差非常大，因
此在对于电源信号等要求不高的IO接口板采用2层板，而对于板载FPGA和存储器，要求较高的母板采用6层PCB在成本上有相当大的节约。
2． 减小相互干扰：母板上主要是数字信号，而子板上有许多IO接口是模拟信号。子母板
结构而且配合独立电源可以尽可能减少数字与模拟信号之间的干扰。
3． 兼容性：因为子母板的功能独立而且分割清晰，所以在需要升级某项功能的时候，可
以只升级母板或子板而不需要升级整个系统，有较强的兼容性。
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图 2-3是MPEG-4编解码芯片开发系统母板的结构：
SDRAMDC－DC &FilterConfigurationcircuitData Bus A with daughter boardFPGA IC1 （XC2V3000）FPGA IC2 （XC2V3000）Test PointsClockGenerator(27/50M)Test PointsData Bus B with daughter board 图 2-3 MPEG-4编解码芯片开发系统母板结构
图 2-4是MPEG-4编解码芯片开发系统子板的结构：
VGA outputVideoDC－DC &FilterClockGenerator(27M)Data Bus A with mother boardVideo EncoderADV7176AData Bus B with mother boardRS232USBVideoVideo DecoderADV7185Ethernet
图 2-4 MPEG-4编解码芯片开发系统子板结构
2.1.3 重要硬件模块设计
1）FPGA芯片：
开发系统母板主芯片为两片Xilinx公司的Virtex-2 系列的XC2V3000-FG676-4 FPGA，其具体参数如表 2-2所示：
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表 2-2 XC2V3000-FG676-4参数 XC2V3000-FG676-4参数 系统门 最大内部RAM 18Kbits块RAM 总的块RAM 18×18硬件乘法器 时钟DCM单元 配置器件规模 核电压 I/O支持电压 最大可用I/O数 3,000,000 448Kbits 96个 1，728Kbits 96个 12个 10,494,368 bits 1.5V 2.5V/3.3V/1.8V/1.5V/1.2V 484 开发系统共计拥有600万门的可编程逻辑能力。足以支持MPEG-4 ASP@L5 编解码器的开发要求。配置电路选用Xilinx的在系统可编程（ISP）系列的PROMXC18V04，为3.3V供电，4Mbits容量，每片FPGA需要3个PROMXC18V04。由于在视频编解码开发过程中最常用的下载方式还是JTAG配置模式，所以对每个FPGA芯片我们分别设计了一个JTAG接口来进行配置。 2）存储芯片：
根据图像尺寸，我们计算得到帧存要求为2.49MB左右，同时根据计算，在外存储器中需要存储4帧左右的图像。根据图像尺寸和编码速率，我们计算出帧存的存取速率，进而算出外存储器SDRAM的时钟频率应为30M左右，考虑到要留有相当的余量， SDRAM采用了支持133M频率的芯片。母板上的SDRAM选用64M位的型号，要求有4个bank，数据总线的宽度为32我们选用了8M的32位4 BANK 的SDRAM存储器作为帧存。芯片为Winbond 公司的W986432DH。采用了3.3V的LVTTL信号接口标准，其核心电压为3.3V。 3）电源设计
系统母板和子板的主电源5V由外部交流稳压器或者从PC电源得到。要求其输入电流大于3A，能够提供15W以上的输入功率。
母板板载的DC－DC模块产生3.3V 和1.5V两个电压，3.3V用于FPGA的接口电压VCCO和SDRAM，1.5V用于FPGA的核心电压VCCINT。母板的DC-DC模块采用了TI公司的TPS54613（1.5V ,6A）和TPS54616（3.3V ,6A）两块芯片，以供应FPGA的大电流需求，输出电感采用了Pulse公司的PD0120.702，额定电感值为7.1uH，额定电流为8.6A。
子板板载的DC转换模块主要用来产生3.3V电压，模拟的3.3V和5V电压由数字5V和3.3V经过滤波得到。子板的DC－DC模块采用了Maxim公司的MAX1623（3.3V ,3A），输出电感采用了Pulse公司的PE-53682，额定电感值为7.1uH，额定电流为10.4A。 4）时钟设计
母板FPGA的内部操作时钟（系统时钟）为27M或50M，分别来源于两个有源晶振。FPGA内部的Digital clock managers (DCMs) 模块可以将这两个时钟进行各种倍频与分频处理，供给内部的模块使用。母板另外有一个可调时钟输入，采用了On Semiconductor 公司的NBC12429可编程PLL时钟产生器配合母板板载的10输入DIP开关设定频率模式产生50～200MHZ可调时钟，主要用于调试和测试。 5）RS232接口
RS232接口实际稳定工作在9600 bits/s的速率下，虽然与我们对码流输入输出的速率要求有一定差距，但是因为其实现相对简单，因此可以在调试过程中得到广泛应用。我们采用
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了Maxim的MAX3386E芯片来实现RS232接口的功能，其供电电压为3.3V 6）USB1.1接口
USB1. 1的理论最高速率为12M bis/s，实际中速率达到1. 5Mbps，基本符合我们的码率要求。USB芯片我们选用了National Semiconductor 公司的芯片USBN9604，其需要输入3.3V或5V的输入电压以及24MHZ的稳定时钟。 7）10BASE-T 以太网接口
10BASE-T 以太网接口的最高速率为10Mbps，完全符合预期的码率要求，但是其接口的实现相对复杂。以太网接口采用了Ciruss logic的CS8900A-CQ3芯片，其供电电压为3.3V。 8）视频编/解码芯片接口的设计
视频编码芯片与FPGA的接口主要是视频数据和同步时钟、控制信号及I2C总线。用户可以选择包括时间的YCRCB信号或者用同步信号来同步。我们选用了Analog Device公司的ADV7176A芯片为视频编码芯片，其供电电压为3.3V。视频解码芯片与FPGA的接口主要是视频数据和同步时钟及I2C总线，我们选用了Analog Device公司的ADV7185芯片，其供电电压为3.3V和5V。 9）I2C总线的设计
I2C总线主要用于视频解码芯片（ADV7176A）和视频编码芯片（ADV7185）的初始化设置。它的最高速率为100Kb（standard 模式），400Kb（fast 模式），3.4Mb (high speed 模式) 。
2.2 MPEG-4专用结构视频解码芯片开发 2.2.1 MPEG-4专用结构解码芯片系统结构
在MPEG-4编解码芯片开发系统上，我们课题组成功开发了MPEG-4专用结构的
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MPEG-4视频解码器系统。整个系统框架如图 2-5所示[24]。
I2CIF IZZ IACDC IQ IDCT VI VIDEO DAC USB I F F I F O VLD Controller MCU AGU Read Reference ITP Write Back DISP FIFO JTAG MMU SDRAM chip
图 2-5 MPEG-4视频解码器系统结构
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