7 Series FPGAs Overview
参考ds180_7Series_Overview.pdf。
1. General Description
7系列包括Artix 7、Kintex 7和Virtex 7。其中Artix 7面向较低端应用，功耗低，价格低，封装小；Kintex 7面向中端应用，性价比更高，性能约比Artix 7提高2倍；Virtex 7面向高端应用。
采用28nm工艺。
2. Summary of 7 Series FPGA Features
? Real 6-input look-up table(LUT) technology configurable as distributed memory. ? SelectIO technology with support for DDR3 interfaces up to 1866Mb/s. ? 600Mb/s to 6.6Gb/s up to 28.05Gb/s.
? 包括一个用户可配置的ADC（双12位，1MSPS的ADC），芯片内部集成热和电源传
感器。
? DSP slices with 25×18 multiplier, 48-bit accumulator, and pre-adder.
? Powerful clock management tiles(CMT), combining phase-locked loop(PLL) and
mixed-mode clock manager(MMCM) blocks for high precision and low jitter. ? 支持PCIe的endpoint和root port，支持gen3。
? 1.0V核电压，当需要达到更低的功耗时，可配置0.9V核电压。
3. CLBs, Slices, and LUTs
7系列的FPGA可将任意一个查找表配置为6输入查找表（64bit ROM），或配置为2个5输入查找表（32bit ROM）。这两个5输入查找表共享地址和逻辑输入，每个查找表的输出有一个可选寄存器。
4个6输入LUT，8个寄存器以及相应的乘法器、算数进位逻辑组成一个slice，2个slice
组成一个CLB。
4. Clock Management
7系列FPGA最多有24个CMT（clock management tiles），每个CMT包含一个MMCM（mixed-mode clock manager）和一个PLL。具体可参考ug472_7Series_Clocking.pdf。
4.1 Mixed-Mode Clock Manager and PLL
MMCM和PLL共享很多相同的特性。
D、M和O是3个重要参数。D为前分频，M为倍频，O为奇偶分频（？）。这些参数也可以通过DRP（Dynamic Reconfiguration Port）配置。PLL输出时钟数为6，MMCM为7。
4.2 MMCM Additional Programmable Features
MMCM可实现小数倍频和分频。
4.3 Clock Distribution
通过6中不同类型的时钟线（BUFG, BUFR, BUFIO, BUFH, BUFMR, and the high-performance clock）满足3中不同应用目的：高扇出、低传输延时和极低的偏斜。
时钟可分为3类，全局时钟、局部时钟和I/O时钟。
I/O时钟are especially fast，且只能用于I/O逻辑和SERDES。7系列芯片中，MMCM输出可与I/O直连，提供低抖动、高性能接口。
5. Block RAM
Block RAM的关键特性如下。
? 双端口36KbRAM，端口宽度可达72 ? 可编程FIFO逻辑
? 内置error correction circuitry
7系列FPGA有50到1880个block ram。只是使用FIFO controller时，FIFO的读写端口的
宽度必须一致。
6. Digital Signal Processing-DSP Slice
DSP的主要特点如下。
? 25×18的二进制补码乘法器，48位的累加器 ? Pre-adder
? 可选的pipelining、ALU，以及专用的级联总线
Pre-adder可改善资源利用率非常高的设计，降低DSP slice数量达50%。DSP具有48bit的pattern detector，用于convergent或者symmetric rounding。也可用于实现96bit宽的逻辑功能。
DSP slice提供pipelining和extension capabilities，可提高除了DSP之外的许多应用的速度和效率。如宽动态总线移位、存储器地址生成、宽总线多路选择器和memory-mapped I/O register files。
7. Input/Output
主要特性。
? 支持1866Mb/s DDR3
? 内置高频解耦电容，提高信号完整性
? 在低功耗和高速I/O应用中，具有可三态的DCI
I/O分为HP和HR。HR支持1.2到3.3V，HP支持1.2到1.8V。每个bank有2个VREF管脚。
7.1 I/O Electrical Characteristics 7.2 I/O Logic
7.2.1 Input and Output Delay
所有输入输出支持DDR。所有输入和部分输出支持独立的延时调整，步进78ps或52ps，
最大延时数32。通过IDELAY和ODELAY设置。延时数可在使用过程中增减。
7.2.2 ISERDES and OSERDES
每个I/O管脚具有8bit IOSERDES，可进行串并和并串转换。通过级联两个相邻的IOSERDES管脚（默认为差分管脚），可实现10和14bit的转换。
8. Low-Power Gigabit Transceivers
9. Integrated Interface Blocks for PCI Express Designs
兼容PCIe2.1和3.0标准（不同family可能不同），支持Endpoint和root port，支持Gen8（8Gb/s）。
10. Configuration
介绍了集中配置方式，以及加密、回读和部分可重配置等内容。 配置方式支持SPI和BPI。
部分可重配置在不影响其他功能运行的情况下，对部分功能进行重配置。
11. XADC (Analog-to-Digital Converter)
内置两个12bit的1MSPS的ADC，同时内置温度传感器和电源传感器，通过JTAG可以访问ADC。
通过芯片内部的模拟多路器可支持17路模拟输入。
未使用该XADC时，其默认输出为芯片内部传感器的数值，通过JTAG可在任何时候读取该数值。用户可以设置温度上限，以实现高温情况下的自动powerdown。
7 Series FPGAs Configuration
参考ug470_7Series_Config.pdf。
1. Configuration Overview 1.1 Overview
主要配置方式有。 ? Master-Serial ? Alave-Serial
? Master SelectMap(parallel) configuration mode (×8 and ×16) ? Slave SelectMap(parallel) configuration mode (×8, ×16 and ×32) ? JTAG/boundary-scan
? Master Serial Peripheral Interface(SPI) flash configuration mode (×1, ×2 and ×4) ? Master Byte Peripheral Interface(BPI) flash configuration mode(×8 and ×16) 通过M[2:0]选择，其管脚通过1k以上的电阻上拉或下拉，或直接接地或VCCO。在Master和Slave模式下，配置时钟（CCLK）的方向不同。Master模式下，FPGA通过驱动该管脚；Slave模式下，该管脚为输入。
1.2 7 Series FPGAs Configuration Differences from Previous FPGA Generations
比如在Master SPI模式下，允许使用时钟下降沿同步数据、支持128Mb以上的flash等等。
7系列芯片支持1.8、2.5和3.3V的配置接口。配置接口包括bank0的JTAG管脚，bank0的专用配置管脚，bank14和bank15的相关配置管脚。需遵循以下规则。
Configuration bank voltage select pin（CFGBVS）必须根据bank0的电压置高或置低。CFGBVS为低时，bank0的I/O为1.8V，VCCO_0和该bank的信号必须等于或低于1.8V。 Bank14和Bank15的配置管脚的电压由对应bank的VCCO决定，所以如果使用了这两个bank上的