? 同一个时钟域内的BUFR、BUFH、BUFIO。 ? 同一个时钟域或相邻时钟域的CMT。 ? Top或Bottom的BUFG。
MRCC可以驱动最多三个时钟域（通过BUFMR）。
当单个CCIO驱动单个CMT时，CCIO和CMT必须在同一时钟域。
2.3 Single Clock Driving Multiple CMTs
当单个CCIO要驱动多个CMT时，这些CMT中使用的资源必须一致，且不使用
CLOCK_DEDICATED_ROUTE约束（需进一步核实确切意思）。如果MMCM/PLL混合使用，则必须放置在同一个CMT。
Kintex-7 FPGAs Data Sheet: DC and AC Switching Characteristics
参考ds182_Kintex_7_Data_Sheet.pdf。
1. Introduction
Kintex-7系列FPGA有-3、-2、-1和-2L四种速度等级，其中-3的性能最高。-2L是低功耗
版，其内核电压可工作在0.9V（正常在1.0V）以降低功耗。
2. DC Characteristics
推荐设计中，VCCINT和VCCBRAM应该接在同一个电源上。
使用GTX Transceiver时，当速度大于10.3125GHz时，VMGTAVCC为1.05V；小于等于时，
VMGTAVCC为1.0V。VMGTAVTT为1.2V，VMGTVCCAUX为1.8V，VMGTAVTTRCAL为1.2V。使用时，VMGTAVCC和VMGTAVTT电流可按每管脚14mA估算。
XADC中，VCCADC为1.8V，VREFP为1.25V。VCCADC最大输出电流25mA。
DCI Terminations
参考ug471的Chapter 1。
1. Introduction
DCI仅在HP Bank可用。DCI可以控制驱动器的输出阻抗，或者为驱动器和/或接收器添
加并行端接。DCI可以在I/O端口按照外部参考电阻对阻抗进行校准，参考电阻接在VRN和VRP管脚。该过程可以补偿管脚间由于工艺引起的阻抗不匹配，同时还可以针对TVP对阻抗进行校准。
DCI控制驱动器的阻抗，以便匹配到两个参考电阻的值，或者匹配到参考电阻的一半。 对于并行匹配的电平类型，DCI控制发送器和接收器的阻抗。
2. Xilinx DCI
每个Bank都有VRN和VRP（HP Bank），每个Bank可以有多个使用DCI的电平类型，但
是这些电平类型所需的外部参考电阻必须一致。
如果同一column中的多个Bank使用相同的参考电阻，那么内部VRN和VRP可以级联，
从而用户只需要在该column中只使用一对参考电阻即可。这种使用方式成为DCI级联。如果这些Bank未使用任何DCI电平类型，则VRN和VRP可以作为普通I/O使用。
DCI的校准过程可以通过DCIRESET复位。在器件从上电到正常工作的过程中，如果温度
和（或）电压变化剧烈，这种功能是有用的。
对于驱动器输出阻抗，其阻抗可以调整到与参考电阻一致或参考电阻的一半。对于OCT
（on-chip termination），总是调整到与参考电阻一致。
在I/O标准的名称中，如果有DCI字样，表示split-termination始终存在于该I/O中，无
论输入输出或双向管脚。
在I/O标准的名称中，如果有T_DCI字样，表示split-termination只有在输出缓冲器处于
3-state时才有效。
3. Match_cycle
本章节介绍Match_cycle相关内容。
4. DCIUpdateMode Configuration Option
本章节介绍DCI刷新模式控制方面的内容。
5. Using DCI with the Multi-function Configuration Pins
本章节介绍如何将多功能配置管脚在正常工作时当做DCI类电平使用。
7系列FPGA的Bank0、14和15有专用配置管脚，这些管脚在配置时是不能响应DCI
校准的。那么在配置完成后，如果这些管脚使用DCI类电平，则该I/O不能正常工作，具体见本原文本章节内容。
通过DCIRESET可以在完成配置后，对这些管脚进行重新校准，使其能够正常使用。
6. DCI Cascading
本章节介绍DCI级联及其规则。
级联必须在同一column中使用，对于一些采用SSI技术的规模非常大的器件，如
XC7V2000T和SC7VX1140T等，除了必须在同一column外，还不能穿越interposer boundary。关于interposer boundary，请参考ug475的“Die Level Bank Numbering Overview”。
7. Controlled Impedance Driver (Source Termination)
为了提高信号完整性，驱动器输出阻抗加上源端串联的电阻需要等于传输线阻抗。可以
通过将参考电阻值设置为与传输线阻抗相等实现。LVDCI_15/LVDCI_18/HSLVDCI_15/HSLVDCI_18/HSUL_12_DCI/DIFF_HSUL_12_DCIControlled Impedance Driver。
等均支持
8. Controlle Impedance Driver with Half Impedance (Source Termination)
在这种模式下，DCI使源端串联电阻加上驱动器输出阻抗匹配到参考电阻的一半，此时
参考电阻等于传输线阻抗的2倍。以下电平类型支持：LVDCI_DV2_15/LVDCI_DV2_18。
9. Split-Termination DCI (Thevenin Equivalent
Termination to Vcco/2)
部分I/O标准（如HSTL/SSTL）需要输入通过R匹配到Vcco/2，如下图所示。下图是未
使用DCI的情况，即通过外部电阻匹配到Vcco/2。
Split-termination DCI通过戴维南等效电路在FPGA内部实现同样的效果。在FPGA内部，
使用两个阻值为（2R）的电阻，一个端接到Vcco，一个端接到GND，可以等效为一个R电阻端接到Vcco/2。以下是所有支持Split-Termination DCI的I/O标准。
10. DCI and 3-state DCI (T_DCI)
SSTL和HSTL中的class-I标准只能用于单向管脚，不能用于双向管脚，其split-termination
电阻仅在输入有效。SSTL和HSTL的class-II标准可用于双向管脚和单向管脚，其split-termination电阻在输入、输出和双向情况下均有效。
当端口处于驱动状态时，如果split-termination有效，DCI也仅控制端接阻抗，并不控制
驱动器的输出阻抗。在许多应用中，需要I/O在输出时关闭split-termination。T_DCI可以满足该应用，即在输出时关闭split-termination，在输入或idle时开启split-termination。T_DCI仅用于双向管脚，DCI可用于单向管脚。T_DCI是可以进行匹配的有效或无效控制的，class-II的DCI则是始终有效的。
下表所示的I/O标准的split-termination始终有效。