器件具体有几个plane，每个plane包括哪些bank，可以参考文档的Analog Power Supply Pins章节。
1.1.4 GTX/GTH Transceiver Reference Clock Checklist
选择晶振时必须满足以下条件。
? 晶振输出管脚和GTX/GTH时钟输入之间必须AC耦合。
? 保证差分电压摆幅符合DS182中，“DC and Switching Characteristics”和DS183的要
求。默认范围是250mV到2000mV，默认值是1200mV。
1.1.5 Reference Clock Interface
LVDS晶振与参考时钟输入的连接。
LVPECL晶振与参考时钟输入的连接。
以上电阻为默认值，具体值参考晶振的文档。 未使用的参考时钟输入引脚开路。
1.1.6 Power Supply and Filtering
电源噪声、电源分配网络引入的噪声和其他电路耦合进来的噪声，在FPGA参考时钟输入管脚处测量，不能大于10mVpk-pk。
电源尽量靠近FPGA上的电源管脚。
线性电源的好处是噪声小，且具有滤除输入电源噪声的功能，所需外部器件少。其缺点是效率低（当压差大时），在大电流情况下不适用。
开关电源噪声大，在接入到FPGA时必须进行滤波处理。
噪声通过三种方式滤除。第一种是on-die电路上的电容，其滤除噪声的频率最高。第二种是封装上的电容，第三种是PCB上的电容。以下是PCB上电容的推荐值。
1.1.7 PCB Design Checklist
Pins MGTREFCLK0P MGTREFCLK0N MGTREFCLK1P MGTREFCLK1N MGTXRXP[3:0]/MGTXRXN[3:0] MGTHRXP[3:0]/MGTHRXN[3:0] MGTXTXP[3:0]/MGTXTXN[3:0] MGTHTXP[3:0]/MGTHTXN[3:0] MGTAVCC Recommendations 交流耦合，推荐100nF 与周围信号保持足够间距 幅值 如果输入管脚未使用，则开路 交流耦合，推荐100nF 与周围信号保持足够间距 如果未使用，将pin pair接地 交流耦合，推荐100nF 与周围信号保持足够间距 如果未使用，则开路 该电源不能与非transceiver负载共享 推荐滤波电容，4.7uF陶瓷电容，10% 噪声小于10mVpp 该电源不能与非MGT负载共享 推荐滤波电容，4.7uF陶瓷电容，10% 噪声小于10mVpp 该电源不能与非MGT负载共享 推荐滤波电容，4.7uF陶瓷电容，10% MGTAVTT MGTVCCAUX 噪声小于10mVpp 如果一个电源组内的所有Quads均为使用，则开路或接地 2. 注意
2.1 [Place 30-140] error
一个Transceiver Quad只能使用一个QPLL，即GTXE2_COMMON。如果工程中，在一个Quad内，实现两个独立的接口。比如一个×3的interlaken，和一个×1的GBE，那么interlaken必然使用QPLL，GBE就只能使用CPLL。
如果两个接口都例化了GTXE2_COMMON则会出现上述错误。
通过IP core生成的example中，都是默认使用QPLL的，所以如果两个接口都使用example中的文件移植到用户工程中，则会出现上述问题。所以需要手动修改GBE的时钟，使其使用CPLL。
QPLL可以驱动一个QUAD中的多个transceiver。
7 Series FPGAs Clocking Resources
参考ug472_7Series_Clocking.pdf。
“Summary of Clock Connectivity”章节对时钟的连接关系、规则和限制进行了总结。
1. Clocking Overview
1.1 Clocking Architecture Overview
Global clock trees可以达到整个期间的同步单元。
I/O和局部时钟树可以到达三个垂直相邻的时钟区域（该垂直指的是内部资源的垂直位
置，而不是管脚布局意义上的垂直）。
每个CMT包括一个MMCM和一个PLL，位于I/O column旁边。 每个7系列期间的时钟域分为以下部分。 ? 与器件尺寸有关，最少6个，最多24个。
? 一个时钟域包括50个CLB和一个I/O bank（50 I/Os），以及其中所有的同步单元，
如CLB、I/O、GT、DSP、block RAM、CMT等等），一条水平时钟行（horizontal clock row）穿过其中间。一个时钟域和一个Bank对应，一个Bank和一个CMT对应，一个CMT包含一个MMCM和PLLE2。
? 每个时钟域分为上下两部分，每部分包括25个CLB，HROW穿过其中。
1.1.1 Clock Routing Resources Overview
每个I/O bank包括clock-capable input pins，这些管脚可以将时钟连接至7系列期间的时钟布线资源上。与专用时钟缓冲器（clock buffers）一起使用，clock-capable input pins可以将用户时钟连接至以下部分。
? 器件上半部分（top）或下半部分（bottom）的时钟线（clock lines）。 ? 同一I/O bank的I/O clock lines，以及垂直相邻的I/O banks。 ? 同一时钟区域的局部时钟线，以及垂直相邻的时钟域。
? 同一时钟域的CMTs，以及在部分情况下可连接至相邻的时钟域。
7系列器件有32条时钟线。全局时钟缓冲器（global clock buffers-BUFGCTRL, BUFG for short）能且只能驱动全局时钟线。每个时钟域可以通过12条水平时钟线支持12条全局时钟时钟线。
Global clock buffers（BUFGCTRL）具有以下功能。
? 可以用作使能信号，控制遍布多个时钟域的时钟的使能。 ? 可以用作无毛刺的多路器：时钟源的二选一。
? 通常由CMT驱动，以用来消除时钟分布延时，调整时钟之间的相对延时。 水平时钟缓冲器（horizontal clock buffer-BUFH/BUFHCE）可以通过单个时钟域内的水平时钟行，连接到全局时钟线。也可以用于时钟使能，独立的控制单个时钟域的时钟。每个时钟域可以通过水平时钟线支持12路时钟。
7系列期间的局部时钟树和I/O时钟树可以驱动一个时钟域内的全部时序电路。每个器件有多个“多时钟域缓冲器”（multi-clock region buffers-BUFMR），该BUFMR允许局部和I/O时钟连接至3个垂直相邻的时钟域。
? I/O clock buffer（BUFIO）可驱动I/O时钟树，连接至同一bank所有I/O资源。 ? Regional clock buffer（BUFR）可以驱动局部时钟树，并且可以通过编程对输入时钟
进行分频。
? 与IOB中的可编程串化/解串器组合使用，BUFIO和BUFR时钟缓冲器可以在不需要
额外逻辑资源的情况下，允许源同步系统（source-synchronous systems）穿越时钟域（clock domains）。
? 通过BUFMR，并且使用相关的BUFR和BUFIO，可以驱动相邻时钟域和I/O banks
的局部时钟树和I/O时钟树。
? 一个I/O bank或一个时钟域可以支持4个唯一的I/O时钟和4个唯一的局部时钟。
1.1.2 CMT Overview
7系列器件最多有24个CMT，每个CMT包括一个MMCM和一个PLL。MMCM和PLL可以用于外部和内部时钟频率综合、抖动滤波和延时调整。PLL的功能是MMCM的子集。
MMCM具备相位微调功能，能够进行小数分频和倍频。
Clocking wizard可以帮助用户选择合适的CMT资源和相关的布线资源。