1.1.3 Clock Buffers, Management, and Routing
下图表述了7系列器件的时钟架构。
垂直的时钟中心线（clock backbone）将器件分为左右两部分，水平的中心线将器件分为上下两部分。Clock backbone中的资源以镜像的方式分布在水平相邻的区域。上下部分将全局时钟缓冲器（BUFG）也分为两部分，这些BUFG的连接有所限制。BUFG不属于任何时钟域。所有的水平时钟资源分布在时钟域的水平时钟行内（HROW），垂直的非局部时钟资源分布在clock backbone或CMT backbone中。
水平的中心线将器件分为TOP和BOTTOM，而TOP的MMCM的输出不能驱动BOTTOM的BUFG，BOTTOM的MMCM不能驱动TOP的BUFG。backbone将器件分为left column和right column，每个Bank（clock region）有12路时钟连接至CLK HROW MUX，通过CLK HROW MUX进行路由。
32个BUFG CTRL大致集中位于垂直中心线的中间，BUFHCE分散位于左右相邻的clock region之间。
一个时钟域总是包含50个CLB/column，10个36K block RAMs/column，20个DSP
slices/column，以及12个BUFH。一个时钟域可能还包括一个CMT（PLL/MMCM）、一个50 I/O
的bank、一个GT quad（包含4个GT）和半个用于PCIe的列。
下图是一个时钟域的顶层图。全局时钟缓冲器（BUFG）可以通过HROW驱动整个时钟
区域。水平时钟缓冲器（BUFH）可以通过HROW驱动该区域。BUFG和BUFH共享HROW的布线资源。BUFIO和BUFR位于I/O bank内部。BUFIO仅能驱动I/O时钟资源，BUFR可以驱动I/O时钟资源和逻辑资源。BUFMR可以实现多时钟域BUFIO和BUFR的级联。Clock-capable input可以将外部时钟连接到器件的时钟资源。特定的资源可以通过CMT backbone连接到上方或下方区域。
下图是单个时钟域的详细示例，该时钟域位于器件的右边（图左侧是clock backbone，
将器件分为左右两部分）。
上图中，每个时钟域支持4个BUFIO和4个BUFR。注意MRCC管脚（MRCC指multi-regional
clock capable pin）可以连接到BUFMR，但是SRCC管脚（SRCC指single regional clock capable pin）不能连接到BUFMR。
下图给出了一个时钟域中BUFG、局部BUFH/CMT/CC的连接资源。
上图中，任何4个CC（clock capable）pin可以驱动CMT中的PLL或MMCM。BUFG和
BUFH共享HROW中的12条布线资源。如前文所述，BUFG可通过BUFH路由。一个GT块有10条专用路径用于驱动CMT和clock backbone中的时钟缓冲器。I/O bank中的BUFR有4条路径驱动逻辑、CMT和BUFG。CMT可以通过CMT backbone驱动相邻的区域（有限制）。CC管脚也可以驱动相邻的区域（有限制）。CC管脚可驱动任何一个BUFG，该BUFG必须和该CC管脚同在top或bottom。CMT backbone中有4条路径驱动垂直的区域。
来源于一个区域的时钟源可以驱动其所在区域，以及与其平行的相邻区域。CMT、CC pins
和GT可以通过BUFH驱动水平相邻的区域，也可以连接至BUFG（必须和该BUFG同top或bottom）。
FPGA逻辑可以驱动BUFG和BUFH的使能管脚（CE pin）。逻辑也可以驱动BUFG和BUFH，
但是其时序将变得不可预料（慎用）。
GT块可以驱动BUFMR。
MMCM[3:0]有专用的高性能差分路径连接至BUFR和BUFIO。该特性成为高性能时钟
（high-performance clock-HPC）。
7系列器件至少有一个完成的I/O列位于器件的左边沿（该左右是指内部资源，不是实
际外观的左右）。
2. Clock Routing Resources
2.1 Clock Buffer Selection Considerations
BUFGCTRL是最常用的时钟路由资源（最常见的形式是BUFG）。BUFG可驱动整个器件，
但是部分高性能的应用应该使用局部资源。
BUFR和BUFIO的最主要用途是源同步接口。如果源同步接口位宽超出1个bank的限制，
可以通过BUFMR扩展。BUFR是唯一可以进行分频的BUF，可进行1到8分频。
BUFMRCE、BUFGCE、BUFHCE可以通过CE管脚控制使能，达到降低功耗的目的。 Horizontal Clock Buffer称为BUFH。BUFH为局部时钟资源，不能连接上下时钟域（clock
region），但是可以连接水平相邻的两个时钟域。时钟域的划分可以在Vivado的Device界面中查看。整个7系列器件分为两个column（左和右），左侧与右侧称为水平相邻的bank，如X0Y6和X1Y6，X0Y1和X1Y1。同一column中，上下相邻的bank可以通过BUFMR驱动，如X1Y1-X1Y2、X1Y3-X1Y4-X1Y5等等。Device界面中的一个region对应的bank可以在“Package”界面查看。
以下是BUFH的一些应用规则。 ? BUFH可以驱动水平相邻的Bank。 ? BUFH可以作为MMCM/PLL的反馈。
? 当接口和逻辑可以集中在一个时钟域或两个水平相邻的时钟域时，BUFH是更好的
选择。
? BUFH具有CE管脚，用于降功耗控制。
? BUFH可以用于同一时钟域的时钟单元同步启动。
2.2 Clock-Capable Inputs
每个I/O Bank对应一个时钟域，该时钟域包括50个I/O。
单端输入时钟必须分配到CCIO的P端口，此时N端口不能作为时钟输入端口，但是可
以作为普通I/O。SRCC可驱动单个时钟域、全局时钟树和三个CMT。SRCC可以驱动：