pin，则他们的VCCO必须和VCCO_0一致。
1.3 Design Consideration
1.3.1 Configuration Bitstream Lengths
每种型号的FPGA的bitstream的长度是固定的。Table 1-1列出了不同器件对应的bitstream的长度。
1.3.2 FPGA Configuration Data Source
可以由FPGA从flash加载，也可以通过DSP、CPU等向FPGA下载。也可以使用PC通过JTAG向FPGA传输。
1.3.3 Master Modes
FPGA自加载的模式成为Master Mode。CCLK由FPGA产生。
1.3.4 Slave Modes
2. Configuration Interfaces 2.1 Configuration Pins
Table 2-1给出了不同配置模式中CCLK的方向和M[2:0]的接法。 Table 2-2和Table 2-3描述了配置模式管脚和他们的位置。 Table 2-4给出了详细的配置管脚的定义。
CFGBVS为高（连接至VCCO_0），则bank0在配置期间工作在3.3V或2.5V；如果为低，则在配置期间工作在1.8V。
Bank0在任何7系列器件上均为HR I/O。而bank14和15则可能是HP或HR，具体应参考ug475_7Series_Pkg_Pinout.pdf。
ug470_7Series_Config.pdf的Table 2-6描述了不同配置模式下，每个bank的工作电压。
使用JTAG（Only）时，仅考虑bank0；使用SPI、serial时，仅bank0和bank14需一致。Master SPI可参考xapp586-spi-flash.pdf。
FPGA SelectIO Resources
参考ug471_7Series_SelectIO.pdf。
1. SelectIO Resources 1.1 Overview
第一章描述输入输出的电气行为和不同标准的接口；第二章描述输入输出寄存器，DDR操作，输入延时（IDELAY）和输出延时（ODELAY）；第三章描述SERDES。
7系列提供两类型IO Bank，分别是HP（high performance）和HR（high range）。HP支持直到1.8V的IO，HR支持直到3.3V的IO。
ug471_7Series_SelectIO.pdf的Table 1-1为各Bank支持的电平类型的概述。HP和HR所支持的IO标准的详细描述可参考Table 1-55；虽然LVDS一般是2.5V的，但是HP和HR Bank同样支持。
1.2 New Features
The memory interface related I/O standards such as SSTL and HSTL now support theSLEWattribute, and are selectable between both FAST and SLOW edge rates. Thedefault SLEW for all I/O standards is SLOW. Because this attribute is a new addition to thememory interface standards, if left unchanged (not specified in the RTL, UCF file, orI/O planning software), the default slew rates for these for these standards will resultin much slower slew rates than in previous families. Table 1-56 shows (among other features) which I/O standards support theSLEW attribute.
The 7 series FPGA DCI calibration circuit has improved the accuracy of the internaltermination resistance。HR Bank不支持DCI。
1.3 SelectIO Resources Introduction
7系列FPGA的属性设置包括以下属性，可编程的输出驱动能力、偏斜（slew rate）、片
内阻抗控制（通过DCI）、产生内部参考电压（INTERNAL_VREF）。
每个Bank包括大约50个pin，其中每个Bank最远端的两个pin只能配置为单端。每个IO pin均包括输入、输出和三态驱动器。
1.4 SelectIO Resources General Guidelines
1.4.1 7 Series FPGA I/O Bank Rules
每个Bank包括50IOBs。具体请参考UG475。
1.4.2 Supply Voltages for the SelectIO Pins
SelectIO管脚的供电电压如下。
VCCO：primary power supply.可参考Table 1-55.
VREF：Single-ended I/O standards with a differential input buffer require an input reference voltage(VREF). 当某I/O Bank需要VREF时，该Bank的两个多功能VREF管脚必须用于VREF输入。VREF还可以通过FPGA内部产生，通过INTERNAL_VREF进行约束。
VCCAUX：global auxiliary supply。用于为不同block之间的互连逻辑提供电源。在I/O Bank中，用于为部分输入缓冲电路供电。如所有1.8V或低于1.8V的单端I/O标准，以及部分2.5V标准（HR Bank only）。VCCAUX为Bank的用于差分和VREF I/O标准的差分输入缓冲电路供电。
VCCAUX_IO：仅用于HP Banks，仅为I/O电路供电。在“Kintex-7 and Virtex-7 FPGAs data sheets”中包含一个名为“Maximum Physical Interface Rate for Memory Interfaces that references VCCAUX_IO”的表格，该表格给出VCCAUX_IO管脚在不同情况下的供电电压（不能应用于LVDS）。当使用存储器和高速接口时需要关注该电源。
1.5 Series FPGA DCI—Only available in the HP I/O banks
1.5.1 Introduction
DCI可以控制输出阻抗，或者在驱动端或接收端添加并行短接匹配。需要在VRN和VRP管脚上连接高精度电阻。Table 1-2和Table 1-3列出了需要DCI的IO标准。DCI在上电后对
阻抗进行校准，通过DCIRESET primitive可以在芯片运行过程中对DCI进行复位，重新进行阻抗校准。在PVT变化非常大的情况下非常有用。
DCIRESET的具体内容可参考UG768：Xilinx 7 SeriesFPGA Libraries Guide for HDL Designs。
1.5.2 Match_cycle Configuration Option
在完成FPGA配置之后，可暂停FPGA的启动过程，以等待DCI完成。
1.5.3 DCIUpdateMode Configuration Option
设置DCI更新方式，即需要时更新（AsRequired）或仅上电或DCIRESET的RST有效时更新（Quiet）。
推荐使用AsRequired方式，DCIRESET原语一般不使用。
1.5.4 Using DCI with the Multi-function Configuration Pins
当Bank0、Bank14和Bank15的multi-function or multi-purpose管脚被分配了需要DCI的I/O标准，则必须使用DCIRESET，在正常使用这些管脚前进行复位。因为AsRequired方式和Quiet方式会导致这些管脚的阻抗在不定时间内或者在断电前均处于不正常状态。
1.5.5 DCI Cascading
在相同的HP I/O bank column中，只要master bank的VRN/VRP连接到外部参考电阻即可，slave bank的DCI阻抗控制可由master bank控制。其使用遵守以下规则。
? DCI级联仅在HP I/O的列（column）bank有效。 ? Master和slave banks必须在同一列。
? Master和slave banks必须有同样的VCCO和VREF（如果需要VREF）。
? 在同一HP I/O列bank中，不使用DCI的bank不需要遵循VCCO和VREF的限制。 关于column Banks等概念，参考UG475：7 Series FPGAs Packaging and Pinout Specifications。