题4.19解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个BCD码加法器（见例4.16）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据BCD码加法器的进位信号的状态来决定是否对BCD码加法器输出信号进行取补。所设计的电路框如图题解4.19所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。bcdsum为BCD码加法器，可利用例4.16结果，也可自行设计。selcom10s为判断求补电路，当bcdsum输出进位信号C为1时，表示结果为正，Y?S；当C为0时，表示结果为负，Y应是S的10 的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略）
4bcdsum4Acom10sSselcom10s4YGB44C1图 题解4.19
4.23 试用一片双4选1数据选择器74HC4539和一片3线-8线译码器74138构成一个3位
并行数码比较器。要求：电路输入为两个3位二进制数，输出为1位，当输入两数相同时，输出为0，不同时输出为1。数据选择器74HC4539功能表见图4.34(b)所示，译码器74138功能表如表4.6所示。
题4.23解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图4.36所示。8选1数据选择器和3线-8线译码器74138构成的并行数码比较器如图题解4.23所示。图中，A?A2A1A0和B?B2B1B0为两个需比较的二进制数，A 被加到数据选择器的地址输入端，B被加到译码器的输入端，容易看出，当A2A1A0?B2B1B0时，数据选择器的输出
F?0；当A2A1A0?B2B1B0时，F?1。
21
ENMUX07BIN/OCTA0A1A20123401201234567}GB0B1B21124YF&5EN67
图 题解4.23
4.25 试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABCD为
8421BCD码，用以表示一位十进制数X。当X?5时，该指示器输出为1。否则输出为0。74HC85功能表如表4.15所示。
题4.25解：该题最简单的解法是利用4位数值比较器74HC85将输入的8421BCD码与4比较，电路图如图题解4.25所示。
COMPA0A1A2A30100010012A3A>BA=BA 4.27 试用4位数值比较器74HC85和逻辑门，设计一个能同时对3个4位二进制数进行比较 的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为： X?(x3x2x1x0)2,Y?(y3y2y1y0)2,Z?(z3z2z1z0)2。74HC85功能表如表4.15所 示。 22 表 P4.27条 件f0X?Y?ZX?Z?YY?X?ZY?Z?XZ?X?YZ?Y?XX?Y?Z其它情况10000000f101000000f200100000f300010000f400001000f500000100f600000010f700000001 题4.27解：首先用3个数值比较器74HC85分别完成X和Y、X和Z、Y和Z之间的比较，比较的结果有3组，分别是F(X?Y)，F(X?Y)，F(X?Y)；F(X?Z)，F(X?Z)，F(X?Z)；F(Y?Z)，F(Y?Z)， F(Y?Z)。利用这3组结果，根据题目要求，加8个门电路，可完成电路设计。电路图如图题 解4.27所示。 f0f1f2f3f4f5f6f7≥1&&&&&&&A>BA=BA 4.29 试用两片74HC382ALU芯片连成8位减法器电路。74HC382的逻辑符号和功能表如图4.65所示。 题4.29解：两片74HC382ALU芯片连成8位减法器电路如图题解4.29所示。图中ALU（1）为低位芯片，ALU（2）为高位芯片，要实现减法运算，选择码S2S1S0必须为001，低位芯片的CN输入必须为0。 23 A0A1A2A30123ALU（1）AFB0B1B2B3110001230123F0F1F2F3A3A5A6A70123ALU（2）︷BCN+4OVRB4B5B6B70123B︷FCN01S2︷︷ABCD︷A0123F4F5F6F7CN+4OVR︷ CN01S2︷︷习题 CN+4OVR图 题解4.29 5.1 请根据图P5.1所示的状态表画出相应的状态图，其中X为外部输入信号，Z为外部输 出信号，A、B、C、D是时序电路的四种状态。 Qn+1/ZQnX0D/1D/1D/1B/11B/0C/0A/0C/0Qn+1/ZQnABCDX0D/0C/0B/0B/11B/0B/0C/0C/0 图P5.1 图P5.2 题5.1 解： A 0/1 1/0 1/0 0/1 1/0 0/1 图 题解5.1 B 0/1 1/0 D C 5.3 在图5.4所示RS锁存器中，已知S和R端的波形如图P5.3所示，试画出Q和Q对应的输出 24 波形。 RS 图P5.3 题5.3 解： 图 题解5.3 5.5 在图5.10所示的门控D锁存器中，已知C和D端的波形如图P5.5所示，试画出Q和Q对应 的输出波形。 图P5.5 题5.5 解： 图 题解5.5 5.7 已知主从RS触发器的逻辑符号和CLK、S、R端的波形如图P5.7所示，试画出Q端 对应的波形（设触发器的初始状态为0）。 25