第2章 逐次逼近ADC概述
RRRVref2R2R2R2R2RSN-1SN-2SN-3S0RfVout运放DN-1(MSB)DN-2DN-2D0(LSB) 图2.6 R-2R阶梯逐次逼近ADC
然而，开关导通电阻并不为零，这样R-2R阶梯就存在匹配误差。为了消除开关导通电阻的影响，可以加入冗余开关，如图2.7所示[6]。
冗余开关(常闭合)RΔR/22RΔR2RΔR2RΔR
图2.7 使用冗余开关减小R-2R阶梯匹配误差
使用R-2R阶梯的电流定标型逐次逼近ADC，可以在低电压供电的情况下正常工作。但MOS工艺的电阻匹配精度较差，尽管可以使用温度计编码降低对电阻匹配精度的要求[9]，但是电阻阻值受温度影响较大，容易引入非线性误差。这种结构在双极型工艺中使用较多。
2.2.3 电荷定标型逐次逼近ADC
电荷定标型逐次逼近ADC是目前应用较多的一种类型，它利用电容通过电荷再分配完成二进制搜索算法，因此功耗一般比较小，而且不需要额外的采样保持电路。按照电容的组织方式，可以分为并行电容方式和串行电容方式。
并行电容方式一般多指使用二进制加权电容阵列的逐次逼近ADC，它的基本单元有二进制加权的电容阵列、1个与LSB电容等值的冗余电容、开关和比较器，下面以8位并行电容方式的逐次逼近ADC为例说明工作原理。
并行电容结构逐次逼近ADC的转换过程大致可以分为三步。第一步是采样
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第2章 逐次逼近ADC概述
模式（图2.8），所有电容的上极板连接到地，下极板连接到输入电压，这样电
QX=-256CVinVX=0SGND-X+比较器128CS864CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.8 采样模式
容上极板存储了与输入电压Vin成正比的电荷Qx = -256CVin。第二步是保持模式（图2.9），上极板接地的开关断开，下极板接地，这样上极板的电压变成Vx =
QX=-256CVinVX=-VinSGND-X+比较器128CS864CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.9 保持模式
-Vin。第三步是再分配模式（图2.10）：首先测试最高位（MSB），即先将最大电容的下极板连接到参考电压Vref，这时候的等效电路即是两个等值电容串联组成的分压器，这个操作使得Vx增加了1/2 Vref，即Vx = -Vin + 1/2 Vref。如果Vx < 0，即Vin > 1/2 Vref，那么比较器输出0，MSB = 1；如果Vx > 0，即Vin < 1/2 Vref，那么比较器输出1，MSB = 0。如果比较器输出1，还需要将开关S1接回到地。相似的，次高位的测试可以通过将次高位对应的电容下极板连接到Vref来实现，这会使Vx增加1/4 Vref，即Vx = -Vin + D7 * 1/2 Vref + 1/4 Vref。
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第2章 逐次逼近ADC概述
依此类推，转换过程直到最低位（LSB）确定为止，这样上极板-256CVin的电荷就被再分配到数值为1的位对应的电容上了[10]。
QX=-256CVinVX=-Vin+1/2VrefSGND-X+比较器128CS864CS732CS616CS58CS44CS32CS2CS1Cc=CS0SINVinVref 图2.10 再分配模式
利用二进制加权电容阵列的电荷再分配完成二进制搜索算法，是目前应用较广泛的主流逐次逼近方式[1][3][11][12][13]，它的转换速度比较快，而且稍做修改即可在只有一个参考电压的情况下对有极性的输入电压进行转换，而且由于电容的温度系数比电阻低的多，所以它对工作温度的变化不是很敏感。
二进制加权电容阵列最关键的问题是电容阵列的匹配精度，电容阵列的匹配误差会引入非线性误差，影响逐次逼近ADC精度。不使用校准技术，电容匹配精度可以达到0.1%，如果精心设计版图布局，大概能做到12位左右。使用校准技术校准电容阵列的匹配误差，可以达到更高的精度[14]。二进制加权的电容阵列随着逐次逼近ADC位数的增多，电容值呈指数增加，降低了转换速度，也占用了较大芯片面积，可以使用分段电容的方式解决这个问题。
图2.11是8位分段电容逐次逼近ADC模拟部分的结构图，分段电容Cs将两个独立的二进制加权电容阵列分隔（当分段电容两边二进制加权电容阵列位数相等时，整个逐次逼近ADC的总电容最小），低4位二进制加权电容阵列还有一个与LSB电容等值的Cc。其工作原理与二进制加权电容阵列逐次逼近ADC相似：首先采样阶段，所有电容下极板与输入模拟信号Vin相接，SGND闭合；然后保持阶段，S8～S0都接地，SGND断开；最后再分配阶段，Sn（n=1,2,?,8）
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第2章 逐次逼近ADC概述
接到Vref代表第n位为1。
Cs＝16/15C+比较器SGND-Cc＝CS0CS12CS24CS38CS4CS52CS64CS78CS8SINVinVref 图2.11 分段电容逐次逼近ADC
在图2.11的分段电容结构中，分段电容为
Cs??低位电容?1C?高位电容
（2-1）
这是一个分数值，给版图设计带来麻烦，可以使用图2.12的分段电容结构解决这个问题。
Cs＝CXSGND-+比较器8CS44CS32CS2CS18CS84CS72CS6CS5Cc=CS0SINVinVref 图2.12 改进的分段电容逐次逼近ADC
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第2章 逐次逼近ADC概述
图2.12的分段电容结构工作过程如下：首先采样阶段，S4～S1接地，S8～S5以及S0接Vin，SGND闭合，则Qx = -16CVin；然后保持阶段，S8～S0都接地，SGND断开，则Vx = -256/271 Vin；最后再分配阶段，SIN接到Vref，S8闭合则VX增加128/271 Vref，S1闭合则VX增加1/271 Vref。因此这个X点的最终电压为
8Di256VX??(?Vin??9?Vref) i2712i?1（2-2）
其中，Di是分段电容第i位的值（Di=1则Si接Vref，Di=0则Si接地），可见输出函数中只是多了一个略小于1的系数，只要比较器的设计留有余量，对ADC的功能以及性能没有影响。
分段电容结构使用了更少的电容，因此速度更快，功耗更小，芯片面积也更小，在速度、功耗、面积与性能之间得到了良好的折衷，目前位数比较高的逐次逼近ADC，大多采用这种结构[15][16]。
串行电容方式使用了串行DAC，如图2.13所示，仅通过2个等值电容的电荷再分配即可完成逐次逼近过程。对于一个N位的串行DAC，整个转换需要N次预充电和N次电荷再分配过程。然而串行DAC的转换是从最低位开始的，故使用串行DAC的N位逐次逼近ADC需要N(N+1)次充放电，而且需要N个比较器的建立时间[17]。
VrefS2S3V1S1V2S4C1C2
图2.13 串行DAC
串行电容逐次逼近ADC只需要两个中等大小的电容，所以比并行电容逐次逼近ADC的芯片面积更小，但是它能达到的精度受开关晶体管的寄生电容影响，而且转换速度慢，应用并不广泛。
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