第3章 DAC的研究与设计
3.4 分段电容DAC的版图设计
分段电容DAC是逐次逼近ADC核心模拟电路之一，版图设计对它性能的影响较大，主要体现在电容匹配精度与抑制干扰两个方面。
3.4.1 电容匹配精度
?C?CLSB, DNL??2N?1?LSB CC电容阵列的匹配误差对逐次逼近ADC的增益误差和失调没有影响，但却直INL??2N?1接影响逐次逼近ADC的线性度，因此课题逐次逼近ADC对分段电容阵列的电容匹配精度要求较高。图3.12是12位采用分段电容DAC结构的逐次逼近ADC，在电容匹配精度是10位（即电容相对匹配精度0.1%）的情况下，仿真1200次得到的DNL与INL性能，可见电容的匹配误差会给这种结构的逐次逼近ADC引入较大的DNL与INL，特别是在转换点，如011111 111111到100000 000000转换时。
图3.12 电容匹配精度10位时的DNL与INL性能
影响电容匹配精度的因素很多[10]，电容边缘的蚀刻误差是其中之一。由于掩膜板边缘的蚀刻误差和工艺中其他因素的影响，器件的边缘很难精确定位，而且直线边缘通常是在一定误差范围内的不规则形状，这就给电容的有效面积引入了随机误差，从而使电容值在一定范围内具有不确定性。
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L4C4C2ΔxC1
图3.13 电容边缘的蚀刻误差
考虑一种简单情况，如图3.13所示，假定原设计C4=2C2=4C1，但在制造过程中，由于边缘蚀刻误差，C4的每个边缘都比设计值向内侧收缩了Δx，那么实际情况C4=2C2(1-η4)2，其中η4=2Δx/L4。即使每个电容的边缘都比设计值向内侧收缩了Δx，由于ηi与电容边长Li有关，仍然不满足原设计的电容值比例，引入较大的电容匹配误差。
为了减轻蚀刻误差对电容匹配精度的影响，可以使用单位电容并联的方式，如图3.14所示，每个电容由几个单位电容并联构成，尽管实际电容值与设计值之间仍然存在误差，但是电容匹配误差却有效减小了。
C4C2C1
图3.14 单位电容并联
影响电容匹配精度的另外一个重要因素，是电容两个极板之间氧化层的梯度效应。实际工艺中，氧化层的厚度并不是均匀的，而是有一定的梯度，这就对电容阵列引入了匹配误差，如图3.15所示。
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xC4C2C1hoxx0+ax+?x
图3.15 电介质层的梯度效应
为了减小这个因素的影响，可以改进工艺中氧化层的生长技术，也可以通过单位电容阵列共中心的版图布局得到改善。如图3.16所示，构成每个电容的单位电容围绕共同的中心点对称放置，这样就减小了氧化层梯度对电容匹配精度的影响。
C2C1C4
图3.16 单位电容共中心对称的版图布局
此外，增加冗余单位电容，使分段电容阵列中的每个电容周围的蚀刻环境相同，也增加了电容的匹配精度。
课题分段电容DAC的高6位与低6位分别使用了单位电容共中心对称的版图布局方式，如图3.17所示。其中每个圆代表一个单位电容，相同编号的单位电容并联组成分段电容DAC中的相应电容。白色的圆是冗余单位电容，保证电路电容蚀刻环境相同，它们的上下极板均接地。
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c78910710987c65846954856964c10cc3c3cc10c7542024571031310c964c4c469c658585678910710987ccccccccccc 图3.17 分段电容DAC高6位（低6位）电容排列
课题分段电容DAC使用这种排列方式后，包括冗余电容共有24.2pF，虽然芯片面积变大了，但是电容的匹配精度得到了保证。
3.4.2 抑制干扰
分段电容DAC输出模拟信号，较容易受数字信号、电源噪声等的干扰，版图设计过程中需要考虑抑制干扰问题。
由3.3节可知，整个分段电容DAC可以分为电容阵列与开关单元两部分，版图也按照这两部分划分。如图3.18所示，高6位开关单元与低6位开关单元分别放置在高6位电容阵列与低6位电容阵列两侧，两个电容阵列并排布局，放置在三层保护环内部，以隔离开关单元，减小开关动作对电容阵列的干扰。
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保护环高6位开关单元高6位电容阵列低6位电容阵列低6位开关单元分段电容DAC 图3.18 分段电容DAC的版图布局
此外，分段电容DAC的输出电压是电荷再分配的结果，无有源器件驱动，是敏感信号线，因此分段电容DAC的输出线使用了屏蔽，如图3.19所示。这里，分段电容DAC的输出线使用金属3引出，上下被金属1与金属5两层金属地线包围（比使用金属2与金属4两层金属地线包围的寄生电容要小），因而完全隔离了外部电场线，减小了干扰。
金属5金属3金属1接触孔
图3.19 通过上下两层金属地线屏蔽敏感信号
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