第4章 比较器的研究与设计
第4章 比较器的研究与设计
4.1 比较器的典型结构
比较器将两个输入信号进行比较，得到数字电路能够识别的数字信号“1”或者“0”，是逐次逼近ADC中另外一个核心模拟单元，它的精度、速度、失调等指标直接影响整个逐次逼近ADC的性能。
按照工作原理，逐次逼近ADC中的比较器大体可以分为两类：运放结构比较器、Latch比较器。运放结构比较器可以分辨较小的输入信号，但是速度较慢；Latch比较器的速度较快，但是只能分辨较大的输入信号。在高速、高精度的应用中，对比较器的精度和速度都有较高的要求，通常将两种比较器级联使用，发挥各自优势，必要时还需要使用失调校准技术。
4.1.1 运放结构比较器
比较器需要将两个输入信号的差值放大到数字电路能够有效识别的幅度，因此自然想到可以用运放结构来设计比较器。设计一个高性能的运放具有较大难度，但是使用运放结构设计比较器就相对简单的多，因为这时运放工作在开环状态下，设计时主要考虑运放的带宽和增益（对于高精度比较器，噪声也是一个重要因素），无需考虑运放的线性度、稳定性等较复杂的因素。
假定比较器由n级单极点运放级联组成 [36]，如图4.1所示，则总增益为
其中Ai是第i级运放的增益。
A?A1?A2???An??Ai
i?1n（4-1）
VinA1ω1A2ω2图4.1 运放级联组成的比较器
AnωnVout 单极点系统的建立时间常数为
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?i?1?i?Ai?ui
（4-2）
其中，τi是第i级运放的建立时间常数，ωi是第i级运放的-3dB带宽，ωui是第i级运放的单位增益带宽，Ai是第i级运放的增益。那么n级运放级联组成的比较器的建立时间常数为
nn????i??i?11i?1?i??nAii?1?ui
（4-3）
如果每级运放的增益和单位增益带宽相同，都为A0和ωu0，那么级联后组成的比较器的增益为
建立时间常数为
n A?A0（4-4）
??n?A0?u0
（4-5）
如果使用单级运放达到同样的增益，那么建立时间常数为
??nA0?u0
（4-6）
显然这比n级运放级联比较器的建立时间大的多。因此，运放结构的比较器通常由多级运放级联组成，后面接反相器组驱动数字电路，它具有精度较高、失调电压较小等优点，但是它的比较速度较慢，输出电压与时间成负指数关系，而且静态功耗较大，多出现在较早的文献中[8][18][20][37]。
4.1.2 Latch比较器
Latch比较器的典型电路如图4.2所示[38]，工作过程一般包括两个模式：首先是采样模式（track mode），Φ为低电平，开关S1、S2闭合，晶体管M5关断，输入端X、Y对输入电压采样；然后是锁存模式（latch mode），Φ为高电平，开关S1、S2断开，晶体管M5导通，通过正反馈，输出被迅速锁存。
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VDDM3Vin1S1M1ФM5
图4.2 典型Latch比较器
M4XYS2M2Vin2由于使用了正反馈，Latch比较器的速度比较快，下面利用两个首尾互连的运放模型，分析锁存模式下Latch比较器的时间常数[36]，如图4.3所示。
VxVy
图4.3 锁存模式下的Latch比较器模型
假定这两个单级点运放完全相同，跨导为gm，输出电阻为Rout，负载电容为CL，那么由线性模型可以得到
gm?Vx?VyRout??CL?dVydt
（4-7）
整理可以得到
gm?Vy?VxdV??CL?x Routdt（4-8）
A?Vx?Vy????dVydt （4-9）
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其中，A是运放的直流增益
τ是运放的建立时间常数
A?Vy?Vx????dVx dt（4-10）
A?gm?Rout
（4-11）
??CL?Rout?A?u?1??3dB
（4-12）
其中，ωu是运放的单位增益带宽，ω-3dB是运放的-3dB带宽。
式（4-9）与式（4-10）相减得到
?V?d?dd?V???V??u??V
A?1dtAdtdt??（4-13）
其中，ΔV=Vx-Vy。求解式（4-13）得到
t?V??V0?e?u?t??V0?e?l
（4-14）
其中，ΔV0是比较器初始的输入电压差，τl是锁存模式下比较器的建立时间常数，即
1?l??u??A?CL gm（4-15）
可以看出，引入正反馈后的建立时间常数，等于单个运放建立时间常数除以增益。如果减小负载电容，增大运放跨导，那么整个Latch比较器的速度可以进一步提高。
由式（4-14）可知，为了产生数字电路能够处理的电压差ΔVlogic，Latch比较器需要的锁存时间为
Tlatch??l?ln(?Vlogic?V0)
（4-16）
Latch比较器初始的输入电压差越大，则其输出达到规定电压幅度的时间越短。
Latch比较器的优点是速度快，输出电压与时间成正指数关系，但它的失调电压较大，容易受噪声干扰，在精度要求不高的场合得到了应用[3][9][12]。
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4.1.3 高速高精度比较器
在很多应用中，要求比较器能够在较高速度下分辨较小的输入电压，单独使用上述两种比较器都不能满足要求，这时通常将两种比较器级联组成高速高精度比较器。如图4.4所示，高速高精度比较器由n级运放级联组成预放大级，后面紧跟一级Latch比较器。预放大级对输入信号逐级放大，放大到Latch比较器能够有效识别的幅度，然后Latch比较器通过正反馈将信号迅速放大到数字电路能够有效识别的幅度。
Vin+--++--+Vout 图4.4 高速高精度比较器
这种高速高精度比较器结合了级联运放比较器负指数响应特性和Latch比较器正指数响应特性的优点[39]，如图4.5所示。
VoutVOHLatch级预放大级VXt1VOLt2t
图4.5 高速高精度比较器的时域响应特性
图4.5中，预放大级的增益不足以将输入信号VOL放大到数字电路能够有效识别的幅度，但可以在t1时间内将VOL放大到VX，而VX可以被Latch级识别，并在t2以后放大到数字电路能够有效识别的幅度VOH，因此这种高速高精度比较器对输入VOL的响应时间是t1+t2。如果单独使用运放级联组成的比较器，需要更大的增益，达到VOH的时间要大于t1+t2；如果单独使用Latch比较器，对于初始输入信号VOL，其达到VOH的时间也要大于t1+t2。可见，两种比较器级联构
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