第2章 逐次逼近ADC概述
2.2.4 其他结构逐次逼近ADC
除了上述几种结构，一些混合结构由于它们在性能方面的折衷优势，也得到了广泛应用，尤其是RC混合结构。我们知道，单种无源元件要做到较高的匹配精度是比较困难的，因此限制了逐次逼近ADC的精度，RC混合结构使用了电阻、电容两种无源元件，相对降低了对单种无源元件匹配精度的要求。由于电容的匹配精度比电阻高，因此在RC混合结构中，常由二进制加权电容阵列组成高位，电阻串组成低位，如图2.14所示，这样逐次逼近ADC的INL性能要好一些。使用RC混合结构以后，总电容值比同等精度的二进制加权电容逐次逼近ADC要小，面积变小，速度变快，因此对RC混合结构[18][19][20][21]及其变形结构[22][23][24][25]的研究与应用也比较多。
比较器??CNVinVrefGND开关CN-1开关??C3开关C2开关C1开关CC开关逐次逼近寄存器电阻串 图2.14 RC混合结构逐次逼近ADC
此外，也有人提出了一些使用其他结构DAC的逐次逼近ADC，例如开关电容结构[26][27]、C-2C阶梯结构[28][29]等等，但都没有得到广泛应用。
2.3 逐次逼近ADC的研究现状
目前工业界的逐次逼近ADC成品以二进制加权电容阵列、分段电容和RC混合结构三种结构为主，精度从10位到16位不等，速度在几KS/s到几MS/s之间，功耗大都在几百mW以下。目前关于逐次逼近ADC的文献有一部分是在这三种结构的基础上，提出改进方案，有一部分是提出了一种较新的结构，目的有三个：提高精度、提高速度、降低功耗。
由于CMOS工艺的限制，无源器件的匹配精度不高，二进制加权电容阵列逐次逼近ADC只能达到12位精度，利用激光修正等技术可以提高无源器件的
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第2章 逐次逼近ADC概述
匹配精度，但是成本较高，不适于工业生产。因此，各种自校准方法被提出，以提高无源器件的匹配精度，从而提高转换精度。文献[14]使用“失调子DAC”和“校准子DAC”预先对主DAC的低位充电，以此达到校准的目的，使得电容的匹配精度达到18位，ADC达到16位精度。文献[30]使用20个非二进制加权电容DAC和自校准算法，使得电容匹配精度达到22位，ADC达到16位精度。
传统的逐次逼近ADC每个转换周期完成1位的转换，转换速度受到限制，因此有文献提出多种方法，尝试在一个转换周期完成多位的转换。文献[31]使用2个DAC为3个比较器提供参考电压，这样每个时钟周期可以完成2个位的转换，转换速度提高了一倍，仿真结果显示10位这种结构ADC可以达到41.66 MS/s的采样率。文献[32]使用3个运放电路得到3个参考电压，这样每个转换周期可以完成2个位的转换，从而提高了1倍的转换速度。文献[33]使用额外的低精度、高速度的比较器组完成了“预测逼近”的过程，这样在每个转换周期内，逐次逼近 ADC会尝试2个位，工作速度得到提高。也有文献[33]使用了非二进制电容阵列，虽然每位需要多个转换周期才能完成转换，但是通过增加时钟频率，可以使10位的逐次逼近ADC的采样速率达到20 MS/s。此外，文献[34]提出，随着工艺的不断进步，逐次逼近ADC可能会成为通信接收机常用的高速ADC之一。
低功耗是逐次逼近ADC的一个重要优势，目前文献中常有uW量级的逐次逼近ADC出现。文献[4]使用新的加权电压产生器和模拟加法/减法器协同产生比较器一端的参考电压，在2V供电电压下达到了16位的精度，200 Hz下的功耗是22.2 uW。文献[12]在二进制加权电容阵列组成的逐次逼近ADC的基础上做了一些改变，加入了采样/保持电路，可以在0.5V电源电压下达到8位精度，4.1 kS/s下的功耗是0.85 uW，在1V电源电压下达到9位精度，150 kS/s下的功耗是30 uW。文献[13]使用二进制加权电容阵列组成的逐次逼近ADC，在电源电压1V的情况下达到8位精度，采样率100kHz下的功耗是3.1 uW。文献[35]利用电荷回收技术，可以使逐次逼近ADC的功耗节省37%。
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第2章 逐次逼近ADC概述
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第3章 DAC的研究与设计
第3章 DAC的研究与设计
3.1 DAC结构的选择
本文2.2节根据DAC结构对逐次逼近ADC进行了分类，较详细地讨论了逐次逼近ADC中常用的DAC结构，即电压定标型、电流定标型、电荷定标型与其他结构。考虑到本文逐次逼近ADC低功耗的要求，DAC选用了电荷定标型的结构，如果使用并行二进制加权电容阵列结构DAC，那么12位DAC需要4096个单位电容，为了减小芯片面积，降低成本，DAC改用了对称的分段电容阵列结构，即高6位与低6位之间由1个单位电容分隔，这种结构只需要128个单位电容即可实现12位DAC。
3.2 分段电容DAC的工作原理
本文使用的分段电容DAC如图3.1所示，其中CS与CC为1个单位电容大小，即CS=CC=C，CM6～CM1与CL6～CL1分别是两个二进制加权的电容阵列，即CM(L)i=2i-1C，总电容为128C。
Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.1 分段电容DAC
该分段电容DAC的工作过程如下：在采样阶段，SIN与VIN闭合，SC、SM6～SM1使电容C0、CM6～CM1下极板与VIN相接，而S0闭合，使它们的上极板与固定电压VCM相接，SL6～SL1使电容CL6～CL1下极板与地相接，如图3.2所示，电荷存储在高位电容CM6～CM1与CC上，电荷数量为
QX?64C?(?VIN?VCM)?(63C//C)?VCM
（3-1）
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第3章 DAC的研究与设计
Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.2 采样模式
在保持阶段，S0断开，SIN与VREF闭合，SC、SM6～SM1以及SL6～SL1都与地闭合，如图3.3所示，DAC输出电压为
VX?QXCt
64C?(?VIN?VCM)?(63C//C)?VCM
64C?(63C//C)4096??VIN?VCM4159?Cs+（3-2）
比较器CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.3 保持模式
在电荷再分配阶段，先将第12位（即MSB）置1，即通过SM6将CM6的下极板连接到VREF，如图3.4所示，通过等效电路（图3.6(a)）可以得到DAC输出电压为
VX?40961(?VIN?VREF)?VCM 41592（3-3）
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