第3章 DAC的研究与设计
Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.4 再分配模式之MSB
如果VIN > 1/2 VREF，那么比较器输出0，保留第12位为1，否则第12位清0。依次类推，直到确定了第1位（即LSB）。LSB的确定过程见图3.5，等效电路如图3.6(b)所示，可见LSB电容接VREF使Vx增加1/4159 VREF。
Cs+CL6CL5CL4CL3CL2CL1CM6CM5CM4CM3CM2CM1CcS0-比较器SL6SL5SL4SL3SL2SL1SM6SM5SM4SM3SM2SM1ScSINVINVREFVCM 图3.5 再分配模式之LSB
ΔVREF32CΔVXCΔVREFCCΔVX32C63C62C64C
(a) MSB (b) LSB
图3.6 再分配阶段等效电路
最终，该分段电容DAC的输出为
124096bVX??(?VIN??13i?iVREF)?VCM
4159i?12（3-4）
其中，bi是分段电容DAC第i位的值，为0或1。
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第3章 DAC的研究与设计
3.3 分段电容DAC的电路设计
课题中使用的分段电容DAC如图3.7所示，C是MIM单位电容，其他电容都是单位电容的整数倍。综合考虑噪声、电容匹配与芯片面积等因素，单位电容定为100fF，这样比较器输入端的等效电容约为6.5pF，分段电容DAC开关的导通电阻在比较器输入端的总噪声功率（kT/C噪声）为6.37×10-10V2，总噪声电压约为25uVrms，比0.5LSB（300uV）小得多，满足噪声要求。
Bit 68C8C8C8C8CBit 58CBit 4Bit 3Bit 2Bit 18C4C2CCCBit 12 & Bit 11 & Bit 108C8C8C8C8C8C8CBit 9Bit 8Bit 74C2CCCS0+-比较器SL6SL6SL6SL6SL5SL5SL4SL3SL2SL1SMC7SMC6SMC5SMC4SMC3SMC2SMC1SM3SM2SM1ScSINVINVREFVCM 图3.7 课题设计的分段电容DAC原理图
为了保证DAC的单调性，高3位（Bit12、Bit11、Bit10）电容采用了温度计编码。考虑到开关的驱动能力，每个开关最多直接驱动8个单位电容，因此第5位使用2个开关（SL5）驱动2组8C，第6位使用4个开关（SL6）驱动4组8C，采用温度计编码的高3位也以8C为1组，分成了7组，由开关SMC7～SMC1驱动。
图3.8是DAC高位开关单元的电路图，除了电源VDD与地GND外，该单元的输入有模拟输入VIN、参考电压VREF、SAR的输出DIN、逻辑控制信号ENABLE，输出OUT与电容下极板相连。当ENABLE为0时（此时比较器进行失调校准），电容下极板接VIN，跟踪模拟输入；当ENABLE为1时，根据SAR的输出DIN（即该电容对应的数字输入）的值，电容下极板接VREF（DIN=1）或者接地GND（DIN=0）。
连通VIN、VREF的传输门开关尺寸应该适中，尽可能减小开关的导通电阻，加快DAC的采样速度，减小DAC的建立时间，同时又要考虑开关的电荷注入效应对DAC精度的影响。接地开关直接使用NMOS实现，尺寸不必太大。
电容下极板DAC低位电容阵列无需对模拟输入采样，所以DAC低位开关单元没有模拟输入VIN，其他电路与高位开关单元类似。
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第3章 DAC的研究与设计
图3.8 DAC中的开关单元
DAC的整体电路图如图3.9所示。
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第3章 DAC的研究与设计
图3.9 课题设计的分段电容DAC电路图
在电源VDD=2.5V、VREF=2.5V的情况下，对DAC进行输入扫描，得到DAC的输出特性曲线如图3.10所示，图中的尖峰是由于电容阵列切换造成的瞬态现象，对DAC的性能没有影响。
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第3章 DAC的研究与设计
图3.10 DAC的输出特性曲线
放大DAC输出特性曲线的一个片断，得到图3.11，LSB≈0.6mV，与理论计算的VREF/4159基本相等。
图3.11 DAC的转换阶梯
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