实验二 组合逻辑电路分析与设计
一、 实验目的
1.掌握组合逻辑电路的分析方法与测试方法； 2.掌握组合逻辑电路的设计方法。
二、实验预习要求
1.熟悉门电路工作原理及相应的逻辑表达式； 2.熟悉数字集成电路的引脚位置及引脚用途； 3.预习组合逻辑电路的分析与设计步骤。
三、实验原理
通常，逻辑电路可分为组合逻辑电路和时序逻辑电路两大类。电路在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前的状态无关的逻辑电路称为组合逻辑电路。
1．组合逻辑电路的分析过程，一般分为如下三步进行： （1）由逻辑图写出输出端的逻辑表达式； （2）画出真值表；
（3）根据对真值表进行分析，确定电路功能。
2．组合逻辑电路的一般设计过程为图实验2.1所示。
设计过程中，“最简”是指电路所用器件最少，器件的种类最少，而且器件之间的连线也最少。
实际 逻辑 逻辑 抽象 问题 真值表 卡诺 图 化简 最简 逻辑 表达式 逻辑 电 路图 逻辑 代数 化简 图实验2.1 组合逻辑电路设计方框图
四、实验仪器设备
1．TPE－ADⅡ实验箱（+5V电源，单脉冲源，连续脉冲源，逻辑电平开关，LED显示，面包板数码管等）1台；
2． 四两输入集成与非门74LS00 2片；
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3. 四两输入集成异或门74LS86 1片； 4. 两四输入集成与非门74LS20 3片。
五、实验内容及方法
1．分析、测试74LS00组成的半加器的逻辑功能。
（1）用74LS00组成半加器，如图实验2.2所示电路，写出逻辑表达式并化简，验证逻辑关系。 （2）列出真值表。
（3）分析、测试用异或门74LS86与74LS00组成的半加器的逻辑功能，自己画出电路，将测试结果填入自拟表格中，并验证逻辑关系。
图实验2.2 由与非门组成的半加器电路
2．分析、测试全加器电路，设计用74LS86和74LS00组成全加器电路，用异或门、与门和或门组成的全加器如图实验2.3所示，将测试结果填于真值表内，验证其逻辑关系。
全加和: Si?(Ai?Bi)?Ci?1
进 位：Ci?(Ai?Bi)Ci?1?AiBi
图实验2.3 全加器电路图
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3．设计：用“与非门”设计一个表决电路。当四个输入端中有3个或4个“1”时输出为“1”其步骤如下。
（1） 写出真值表。
表实验2.1 真值表 输入 A 0 0 0 0 0 0 0 0 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 输出 Z 1 1 1 1 1 A 1 1 1 输入 B 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 输出 Z （2） 用卡诺图化简。
（3） 写出逻辑表达式，Z=ABC+BCD+ACD+ABD。 （4） 用“与非门”构成的逻辑电路图。
图实验2.4 表决电路逻辑图
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4．学生自行设计：设计一个对两个两位无符号二进制数进行比较的电路，根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”。
六、实验报告
1.整理实验数据并填表，对实验结果进行分析。 2.总结组合逻辑电路的分析与设计方法。
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实验三 译码器和数据选择器
一、 实验目的
1． 熟悉中规模集成译码器电路的原理及功能； 2． 掌握中规模集成译码器的使用方法及功能测试方法； 3． 了解集成译码器的应用。
二、实验预习要求
1． 复习译码器电路工作原理；
2． 预习中规模集成电路译码器74LS138的逻辑功能及使用方法； 3． 仔细阅读实验原理与实验内容，设计相应的电路和数据表格。
三、实验原理
译码器是一个多输入、多输出的组合逻辑电路，其功能是将每个输入的二进制代码译成对应的输出高、低电平的信号，它是编码的反操作。译码器在数字系统中的用途比较广泛，它不仅常用于代码的转换，终端的数字显示，还用于数据分配、脉冲分配、存储器寻址和组合逻辑信号的产生等场合。
常用的译码器电路有二进制译码器、二-十进制译码器、显示译码器等种类，不同的功能需求可选用不同种类的译码器来实现。本实验采用TTL中规模集成译码电路74LS138译码器，其管脚分布图见附录，表实验3.1为其功能真值表。鉴于74LS138有三个附加的控制端G1、G2A、G2B，可利用其片选的作用可以级联扩展译码器的功能，也可以利用其控制功能构成一个完整的数据分配器。
输入端 控制端
选择端
输出端
1. 用74LS138实现组合逻辑功能
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