1绪论
1.1高速串行技术背景的研究
现代社会信息爆炸式的增长，网络的发展，多媒体等新技术，在数据和数据发送速率的要求，迅速增加的用户。目前，数据通信带宽的需求已经超过了穆尔定律（穆尔定律：处理器带宽每十八个个月翻了一倍，但性能却每三年增加一倍）。通常，数据交换的瓶颈存在于系统互连的水平，甚至在不同的系统之间以及与其他外部系统通信的速度进行交流。该行业一直在努力生产更多的和更快速单片机来解决这个问题，但这种方法似乎遇到瓶颈，因为用户没有直接感受到CPU的性能比和很大的性能改进。
这使得I／O接口到系统的性能进一步提高的瓶颈，这是一个新的系统互连技术的CPU性能的迫切需要将转换为系统的性能。在单端互连的早期影响的设计，容易受到干扰，噪声，传输速度可以达到200 ~ 250mb/s；一般来说，增加并行总线宽度可以提高数据吞吐量，但是汽车数量将增加PCB布线困难，和时钟抖动和偏移频率带来的设计挑战的同时，进一步提高人脸限制并行传输率，它是提供经济和可靠的信号同步的方法非常困难；而高速串行通信技术，以其广泛的带宽，抗干扰能力强、接口简单等优点，正迅速取代传统的并行技术，成为行业内的主流。
在这种背景下，本文针对更受欢迎，有很大发展潜力的高速串行接口电路的两种——高速链路口和Rocket I/O研究，并对其进行仿真设计，该公司最新的实时执行程序。Virtex.5在FPGA平台。高速度链的设计是ADI公司的DSP TS20XS LVDS交叉技术）基于接口技术（链接口）进行仿真设计；而Rocket I/O是CML的高速串行传输接口的基础上，时钟恢复，全双工串行I / O的收发，从而实现高效的高速串行通信协议的设计。
1.2 HSST(High Speed Serial Technology)现状发展概况
今天，还是并行总线用于大多数计算机，嵌入式处理设备和通信设备，最流行的总线包括PCI，VME及其扩展。目前广泛使用的几种通信标准是基于并行总线标准。可以分为两类：系统总线并行同步并行总线标准，包括PCI-X和Compact PCI；源同步并行总线标准，包括RapidIO，HyperTransport和其他类似的标准。但随着芯片的性能提升，对带宽的需求和更大的，多通道并行总线结构满足系统设计有限公司。并行接口约束：问题的干扰，信号偏移，串扰和直流偏置的代码，这些因素严重影响并行接口频率的增加和增长传输距离。为了解决并行接口在数据传输时所面临的限制问题，国内外都将在高速串行接口电路更集中研发[2]。 1.2.1 LVDS相关介绍
LVDS（低电压差分信号）是一个低摆幅差分信号技术，通过一对差分电路板线传输数据信号的振幅很小的使用，在两个平行的差分信号线通过电流和电压幅值的对比度，
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噪声和耦合到两条线，而这种噪声抵消。为了实现高速，长距离传输，和低振幅和低驱动电流输出达到低噪声、低功耗。
LVDS是在两个标准的定义：一个是IEEE P1596.3，主要为SCI（可扩展的一致性接口），定义了LVDS的电气特性，还定义了分组交换在SCI协议的编码时间；另一个是ANSI/EIA/EIA-644，定义了LVDS主要电气特性，以及655mbps和1.823gbps无损介质理论极限速率的最大速率。在两个标准的指定和物理媒体的独立性，这意味着只要介质在指定的噪声容限和歪斜容忍范围内发送信号到接收机，该接口可以正常的工作[3]。
LVDS具有许多优点：①终端配备更方便；②低功耗；③有可靠性功能fail.safe；④成本低；⑤能够高速传输。广泛应用于计算机，通信设备，消费类电子产品等。
图1.1简易LVDS图示 Fig 1.1 Simple LVDS Icon
图1.1显示了一个典型的LVDS接口，它是一个单一的模式，采用半双工、多点配置也可以是必要的。每个连接点的差分对包括一个驱动器，连接单元和接收器。驱动器和接收器主要完成TTL和LVDS信号之间的转换。互连单元包括一个电缆，PCB差由线对和一个匹配电阻。LVDS驱动器由一个驱动差分对电流源（3.60mA电流），LVDS接收器具有非常高的输入阻抗，因此驱动器输出的电流大部分都是通过120Ω匹配，并产生约在接收机的输入端352mV电压。司机转弯时，它改变流经电阻的电流方向，从而有效的逻辑“1”和“0”状态。低摆幅驱动信号来实现高速运算和减少功率消耗，差分信号提供适当的噪声和功耗大大减小电压摆动。功率大大降低多接口驱动和接收一个单一的集成电路的集成允许。这提高了PCB板的效率，降低成本[4]。
无论LVDS传输介质的使用是PCB线路的电缆，必须采取措施防止媒体终端信号的反射，在同一时间，减少电磁干扰。LVDS需要相匹配的终端电阻介质的使用（110 + 10Ω），循环的终止信号的电阻，应尽量靠近接收器输入的地方。
LVDS技术的应用变得越来越普遍。在高速系统中，系统的背板互连电缆传输应用中，驱动器，接收器，收发器，串行/解串器和其他技术的应用也越来越广泛。接口芯片供
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应商也都在LVDS作为下一代基础设施模块互连移动电话基站之间的基本结构，支持，中央办公室交换设备、网络和计算机，工作站。
目前，国际上对LVDS及其相关产品 研究十分活跃，很多公司都已经推出了多种LVDS产品，这些产品已广泛 应用在计算机和通讯领域里来解决高速数据传输瓶颈问题。
ADI公司（美国模拟元件公司），在开发的DSP器件具有基于接口的数据传输功能的LVDS技术的特点，使DSP器件具有在同类产品中的竞争力。从SHARC系列TigerSHARC系列，从ADSP 2106x，从ADSP 2106X、ADSP-TS201到ADSP-TS10l，链路口继续改善，从而提供了具有更高的数据传输速率的点对点的通信模式[5]。 1.2.2 CML概况
CML(Current Modc Logic)是ECL，LVDS低压差分信号高速串行接口传输技术。该技术使用一个低电压摆动，驱动模式传输差分信号和电流，具有高速度，低噪音的优点，低功耗和低成本等优点。CML的串行数据传输速率在1Gbps的10Gbps，并通过信道绑定技术，制造工艺的改进方法，也能达到更高的速度。CML具有这些优点，特别是超高的数据传输能力和应用的需求大大增加，数据传输采用CML技术2.5Gbps的串行传输系统的速率[6]。
CML是一种高速点至点接口，它具有独特的功能，它是接收机和发射机通常不需要任何外部电阻，终端电阻通常是发射机和接收机内部实现。CML和接口电路的典型的传输方式是形式的差异。
CML有两个主要的传输连接：直流耦合(DC)，交流耦合(AC)，如下图所示。当发射机和接收机使用相同的电源装置，CML可用于直流耦合方式，不用任何附加装置；当接收装置的两端与不同的功率，一般应考虑交换耦合，耦合电容（注意，耦合电容是足够大，以避免长期甚至0甚至1的情况下，接收端的差分电压小）。
图1.2直流耦合(DC) Fig1.2 DC coupling (DC)
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图1.3交流耦合(AC) Fig 1.3 AC coupling (AC)
因为CML高速数据传输能力，结构简单，所以在高速串行传输系统的收发信机，一般采用CML结构。目前，对CML及其相关产品开发国际的研究非常活跃，许多公司都推出了各种利用CML作为传输接口产品。IBM开发了高速（高速SERDES）的IP核心，采用CML接口，可以从11.1gbps 2.5Gbps传输率。美国国家半导体公司和Ti对CML的科技公司也进行了深入的研究，根据不同的要求，开发了一系列CMLI/ O的芯片。如NSC发展ds25mb-200tsq，ds40mb-200sq接口芯片，ds42mb-200tsq数据传输速率达到了2.51Gbps，4.1Gbps，4.23Gbps，随着EQ50F100LR传输速率最高可以达到6.22gbps。TI公司ONE-T4201LD激光驱动器可以提供的数据传输速率为0.15gbp-4.5gbps[7]。
在Xilinx一直关注的高速串行通信，不仅推出满足行业需求的高速串行内核逻辑器件，而且还积极参与高速串行I/O各种开放标准。Xilinx公司以来的Viretx-2 PRO系列开始，现在最先进的Viretx.5系列FPGA发展，通过嵌入式Rocket的I／O高速串行I／O模块，已成功地使FPGA逻辑器件的变化从并行I／O I／O高速串行。Xilinx Rocket I／O的CML，五个可编程的输出摆幅的CML输出电压V在800mv-1600mv的范围
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。
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2 Virtex-5 FPGA设计原理和参数
2.1 Virtex-5介绍
作为一个Xilinx FPGA的领先制造商，提供了极为丰富的FPGA产品系列，主要包括Virtex系列和Spartan系列。所有的产品都有自己的特点和优势，但总的来说，是一个高性能的FPGA的Virtex系列，Spanan系列属于低成本。
Xilinx Virtex-5是世界上第一个65nm FPGA产品，基于创新的ExpressFabric架构。FPGA包含多达20万个逻辑单元，工作频率可达560MHz，能耗降低35.3%，比以前的产品，在性能提高30%，45%体积减小，1.02V三栅氧化过程中使用，可靠性高，产品的设计更加灵活。
提供了4种Virtex-5系列的FPGA，LX，LXT的新平台，使用新的560MHz时钟技术的各个平台，1.26Gbit/s的LVDS I/O和IP块的性能优化。其中，对于LX平台的高性能通用逻辑设计；与PCIExpress端点块LXT平台FPGA，以太网MAC块和RocketIO GTP收发器接口模块，适用于高速接口的场合；高性能的信号处理的SXT平台；嵌入式处理器FXT平台，嵌入式中的应用Virtex-5系列FPGA 核心技[9]。
一、ChipSync介绍：
为了保证高速新一代设备之间数据的可靠传输，硬件设计人员使用同步设计技术的源泉，使数据传输组件产生时钟信号，并发送数据，这可以通过使用传输数据时钟避免由于钟盐池和不同问题的数据。Virtex-5嵌入式SERDES硬件和可变延迟线（即idelay单元ilogic），片同步技术是这些资源来实现源同步接口的使用[10]。
Cllipsync技术通过使用嵌入式的SERDES，对总线接口的串行和并行的解决方案，可使千兆速率的高速串行IO和相对较低的频率的FPGA协同工作，串行IO传输可以在最高的速度进行，从而提高了系统性能，对普通逻辑的巨大的资源，在困难面前高速串行接口设计中使用的去除。
通过一个可变延迟线的使用cmpsync技术，消除了建立时间和保持时间的问题。因为数据和时钟信号之间的偏移利用idelay元以弥补PCB布线，使设计者可以调整每个数据和时钟路径延迟（75ps步进），数据采集的实现。
二、XCITE AI/O终端技术（Active I/O terminal Tec）
提供一个控制终端阻抗匹配在FPGA（DCI），这种技术是XCITE活跃的I / O终端技术。高速PCB板设计，I/O终端实现阻抗匹配，以保持信号的完整性。传统的方法是在PCB端点匹配电阻线，但大规模的FPGA使用数以百计的I / O和先进的包装技术，外部终端电阻几乎是不可能的。为了解决这个问题，所有的Virtex-5 I/O结构由第三代Xilinx的阻抗控制技术（XCITE）对活性的I / O终端，实现阻抗匹配。同时，积极的I /
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