连锁经营是最理想的交叉口控制直接从接收缓冲区的数据移动。如果接收缓冲区已满，然后将数据复制到一个临时的接收缓冲区，等待接收缓冲区为空，那么数据到接收从临时接收缓冲区。接收器通过lxacko信号来控制数据流，当lxacko高，该接收机可以接收数据，如果lxacko低，只有最多四个字符为2组（256位的数据）。
链路口部分 引脚定义如下表所示：
表3.1 (a)链路口发送通道
Tab 3.1(a) Linkport transmission channel pinout
信号 LxCLKOUTP LxCLKOUTN LxDATA03-0P LxDATA03-ON LxACKI LxBCMPO 位宽 1 1 4 4 1 1 方向 输出O 输出O 输出O 输出O 输入I 输出O 说明 链路口发送时钟 LVDSP 链路口发送时钟 LVDSN 链路口发送数据3~0 LVDSP 链路口发送数据3~0 LVDSN 接收应答，表明接收方准备好继续接收 块完成标志 表3．1(b)链路口接收通道 Tab 3.1 (b) Link receiving channel pinout
信号 LxCLKINP LxCLKINN LxDATA03-0P LxDATA03-ON LxACKO LxBCMPI 位宽 1 1 4 4 1 1 方向 输入I 输入I 输入I 输入I 输出O 输入I 说明 链路口发送时钟 LVDSP 链路口发送时钟 LVDSN 链路口发送数据3~0 LVDSP 链路口发送数据3~0 LVDSN 接收应答，表明接收方准备好继续接收 块完成标志 3.1.2 ADSP TS201链路口通信协议
链路端口通信，无论是传输或接收，可以是1或4位的数据总线，控制3控制信号。1链路口用针lxdatiop / N和lxdato0p / N为数据传输。
每个链路口有2个独立 通道可以同时通信，发送通道发出数据到外设，接收通道从外设读入数据。如图3.2所示。
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图3.2通信协议时序图
Fig.3.2 Link-port communication protocol sequence diagram
链路端口通信协议如下：
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第一数据（1或4）总是链路时钟（lxclkoutp）上升到发送； 最终数据（1或4）总是链路时钟（lxclkoutp）下降沿传输； 停止lxclkoutp较低时；
至少每4字的传输（128位）。如果你使用4位的模式传输链路口需要16个时钟周期，如果我需要64个时钟周期模式传输链路口。以上介绍是这个最基本通信协议，如果加上LxACKI和LxBCMPO控制信号，则在上述协议基础上加上一些控制。
当lxacki检测到高水平，意味着接收缓冲区是空的，传输信道初始化。第一数据的第一个上升沿有效lxclkoutp，最后的数据在时钟的下降沿之前发送链接。
当可变传输数据长度，发送者lxbcmpo信号接收数据块传输已经完成。当接收链路标识信息，通知DMA通道的数据块传输完成。然后，DMA通道无论计数器是不是已经完成，和数据块传输操作的实现。在下游的第一lxclkoutp传播的最后一个4字lxbcmpo信号增加，指示块传输完成。在相同的4个词的lxclkoutp复位高下降沿结束。但在协议是lxbcmpo信号使用，发送控制寄存器的LTC板在tbcmpe位控制。
3.2 FPGA与TS20l 硬件连接及可行性分析
在TS201链路口设计的FPGA仿真，需要连接到电路板，DSP链路口部分和FPGA，并在后期的调试。把下面的连接图及注意事项进行了：
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图3.3 FPGA与DSP连接关系
Fig 3.3 FPGA and DSP hardware connection
ADSP TS201链是时钟的LVDS高速数据端口交叉锁，LVDS是单端传输速度越高的比例，传输距离远差分信号标准。在接收机技术要求增加在FPGA端100终端电阻，作为调用差分LVDS模块的结果，自动与100欧姆匹配，所以不要在电路图中加上一个额外的终端电阻的需要。在印刷电路板的连接要注意匹配的问题，以确保所有的数据和时钟线具有相同的延迟。单端信号（lxacki，lxacko，lxbcmpi和lxbcmpo）线不严格要求的PCB，但延迟时间应密切与差分信号。
从时钟以下，水平和FPGA仿真设计的可行性。
时钟实现了PGA为发送端，不需要特殊的时钟频率的限制，只需要限制，这是不超过TS201内核的最快速度。FPGA作为接收端，只需要用DSP环节配合发送时钟速度。接口传输电路ts20l可以提供DSP核心时钟L 1.5，2，或4的频率。在NEX 5 FPGA，xesium时钟技术可以提供多种时钟管理技术，通过调用时钟管理模块可以在接收端接收DSP链路口的传输频率的时钟。
差动级实现———Xilinx FPGA通过调用ibufds，ibufgds，obufds和obufgds实现LVDS电平标准。Virtex-5 I / O与电气设计规范根据EIA/TIA LVDS，以便于系统和电路板设计，可建立基于LVI DSP和FPGA之间的通信标准差s_25水平）。和Virtex-5差分单端模块，自动与100欧姆的终端电阻，从而减少了外接电阻。
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接口数据通信使用DDR数据速率（双倍数据速率）的传输模式，双数据率，在链路时钟的上升沿和下降沿数据锁存器和驱动。因为Virtex-5 FPGA逻辑和时间资源丰富，同时发送模块和接收模块，可以方便的实现双数据速率，满足接口数据格式，具体见下一节。
3.3 FPGA仿真设计
利用FPGA和ADSP ts20l连接，连接的数据通信，是ADSP TS201的典型应用。链路端口通信有其自己的通信协议，FPGA电路只需要进行与连接端口通信协议，按照设计，可以实现与FPGA通信链路端口。因为有了独立的ADSP TS201的链路发送和接收通道，因此相应的FPGA也需要采用不同的接收电路和发射电路。在本文中，接口数据传输使用4位模式。 3.3.1 FPGA发送设计 一、发送结构设计
接口传输模块逻辑电路主要由两部分组成：发送模块和发送缓冲器模块。发送模块主要是用ADSP TS201 LINK口接收通道连接和时钟，数据打包。缓冲器模块配合发送模块的缓冲数据，与其他模块与FPGA的连接和数据传输功能的实现。电路结构如下图所示：
图3.4发送设计框图
Fig 3.4 Send the chain intersection design diagram
链路传输模块主要实现DDR数据，DDR与时钟合成和可选的错误检测和控制功能
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DDR数据。链路口的8位并行数据Data[7：O]传输数据，被送往4 DDR模块的数据输入，在时钟传输0比特3 ~上升沿，沿传输4比特~下降7，即每一个时钟周期内完成一个字节的数据传输。
时钟生成。发送时钟90度相位时钟txclk90 DDR模块的时钟输入，发送时钟使clockoe作为数据输入，产生稳定的不连续的时钟，以满足对时钟和时钟数据链路协议的时序关系需求。
错误检查。使能信号tvere，选择错误检查模块的使用。在16个连续的时钟周期（128位）的8位并行数据被传送的积累，和用于校验和字节的低8位的积累，在第十七个时钟周期发送校验和清晰的积累，在第十八时钟发送空字节。16字节传送的数据是唯一的txdata，校验字节的CSUM，空字节共同构成的接口发送数据。
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接口传输缓冲模块由两部分组成：发送缓冲区和传输控制单元。
发送缓冲区主要完成模拟链路口与FPGA内部的数据宽度和速率匹配。通过调用异步FIFO来实现这一功能，不对称。
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传输控制单元主要是用来控制传送缓冲器FIFO的读写控制，基于lxacki传输链路口的工作状态，并按照先进先出的，相应的lxbcmpo。由于TS201链路协议的规定，为128位的数据传输单元。所以每次发送前检查的缓冲区和lxacki状态，如果没有128位的数据需要发送或lxacki为低的缓冲液，该链路口停止工作，时钟信号为低；否则，链路口开始发送数据的128。
二、发送技术实现
发送模块设计是控制时钟和数据的关键，并确保它们之间的相位关系，即两个DDR模块生成和相互相匹配。要实现这一功能是使用了FPGA的关键内设有180度的独立双数据速率时钟D触发器一二相位差（fddrrse）。该fddrrse模块具有复位输入R的一组输入的时钟使能输入，CE，两组数据和D0和C0和C1的时钟，D1，和一个数据输出是否发送数据，发送时钟和txclknot高数据，和数据的低；随着时钟，该txclk90not和clockoe，txclk90为低[15]。
时钟使用链路传输模块，发送时钟，txclknot，txclk90和txclk90not是DCM模块提供了。为66米板输入时钟，通过全局时钟引脚接入DCM后，链接发送时钟的需要和时钟相位变换，从而保证传输数据和时钟的稳定性的方法。
发送缓冲区只需要调用X和慷慨，出口核产生所需的FIFO。但应注意到传输链路和FPGA内部逻辑之间的连接问题，例如内部的数据宽度，和内部时钟频率的使用。 传输控制单元，控制逻辑是由Verilog总是模块实现，在总的模块，通过各种各样的状态变换实现FIFO读写使能和各种控制信号的变化。
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