图5.1 AP 端MAC 处理/接口板 整体框图
Fig 5.1 The whole block diagram of AP end MAC / interface board
5.1.3 模块选型 1.MAC高层协议处理模块 (1)模块选择
处理能力要求: >1800MIPS 需带有千兆以太网口 64 位PCI 总线
体积小能垂直放入到机柜中 (2) 模块选型
在性能，成本和开发周期MAC协议处理模块采用了飞思卡尔半导体公司MPC8540开发板，包括其主要性能：1850 MIPS的800兆赫；1 pc2700ddr sdram-sodimm槽可以达到1GB ddr-sodimm；2 10 / 100 / 1000 mbpsrj45以太网接口；1 / 10 / 100 Mbps的RJ45以太网接口；1位/ 66MHz PCI金手指连接器1的RS-232串行端口。 2.数据转接模块 （1）PCI桥接器件
PCI桥接芯片PCI9656 PLX公司，这是一个64位PCI 6600万/ -13／32位局部总线桥接芯片。 （2）FPGA芯片
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由于高速串行接口的ATCA我们的习惯，考虑设计周期和成本，在Xilinx公司的RocketIO。FPGA芯片采用Xilinx XC2VP20，资源主要如下：8的RocketIO核心模块；逻辑单元9280和20880；最大可用散装1584kb RAM；8例DCM（时钟管理模块）；2的PowerPC 405核心。
目前已经完成了数据接口模块 测试板 设计与生产该板 PCB 图TOP 层和BOTTOM 层见本文最后附录2 3 下面我们将以此板为调试板进行MAC 处理板RocketIO 接口 仿真与测试分析。
5.2 RocketIO接口仿真与测试
5.2.1 RocketIO 接口 仿真
在FPGA设计中，仿真是贯穿整个设计过程，最终的设计是保证正确运行的关键，ise6集成设计与开发的工具，在模拟设计工具不可用，因此，需要使用modlesim仿真完成了功能仿真和时序仿真。ISE6.1和ModelSim工具看文件，这将不详细说明。”仿真是设计HDL代码仿真直接，是描述这种逻辑函数设计保证是正确的，“以确保设计的电路能够在正确的顺序模拟工作”。本节将介绍ISE6.1和Modelsim仿真方法和步骤，串行收发器RocketIO。
客户管理模块
运行 ISE6.1 开发环境选择Project -> New Source；
选择IP Coregen & Architecture Wizard 输入模块名称MGT_Module； 打开I/O Interface 文件夹选择RocketIO；
使用自定义的习俗，为选择收发器，定义了数据的宽度为2的数据宽度；因为我们使用3.125Gbps的数据传输速率（使用2Gbps实际测试），所以选择的brefclk / brefclk2时钟输入，其他均采用系统默认值。
进入Transmitter setup设置完所有的默认值。
进入Receiver Comma Detect Setup 设置后也采用默认值。 进入Receiver setup 设置后选择8B/10B 编码不选择CRC。
进入接收机时钟校正设置，设置时钟校正序列的时钟校正序列长度为2字节clk_cor_seq_1_1 = 00110111100和clk_cor_seq_1_2 = 00010010101固定的顺序。
进入接收机信道绑定设置设置通道绑定0不是单通道串口收发数据传输率结合渠道已经能够满足传输要求。
点击完成即生成MGT 模块，模块名MGT_Module。 定制DCM 模块
选择 IP Coregen & Architecture Wizard 输入模块名称DCM_Module； 下一步打开Clocking 文件夹选择Single DCM；
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在输入参数来选择时钟参数和系统的输入和输出信号的时钟乘法器2Gbps数所需的数据传输速率为20，所以输入时钟频率为100MHz的设计。
CLKIN Source 设置成Internal 即不需要自动分配全局时钟输入脚。 点击完成即生成DCM 模块模块名DCM_Module。 3. 建立顶层文件
创建一个mgt_design_top。V文件，和mgt_module和dcm_module模块的情况下，如果功能仿真，还可以省除dcm_module专业化的步骤，使用test_bench，模拟时钟发生器的时钟端口直接分配方法。
在三步中完成以上，ISE将产生三个文件mgt_module。V，V，dcm_module。mgt_design_top。五、modelsimse 5.8sc仿真环境。在此之前，Xilinx的组件库，所以modelsimse可以正常仿真。该modelsim.ini文件可以被设置为归档模式，然后输入以下modelsimse环境下编译指令：
compxlib –s mti_se –f all –l all –o d:\\modeltech_5.8c\\xilinx_lib 可以生成分别Verilog和VHDL的功能和时序仿真库。
此外，glbl。V文件到文件可以全局设置/复位连接类型和三种状态信号的设计是模拟不可缺少的文档使用Xilinx库。
接下来我们可以在当前目录下进行功能仿真只是几个文件维护工作的图书馆目录可以编译仿真。
仿真结果如图5.2 所示：
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图5.2 RocketIO 数据传输仿真图
Fig 5.2 RocketIO data transmission simulation diagram
图中可以看到，在DCM模块锁定一个时钟周期，发送的RocketIO接口引脚开始信号，经过约九个时钟周期，的RocketIO接口具有差分数据传输，主要是因为并串转换和传输延迟引起的FIFO，与理论相符。
RocketIO 发送端口 差分信号如下图5.3 所示； 图5.3 RocketIO 数据传输中 差分信号图:
很明显能看出TXN TXP 和RXN RXP 为两对差分对信号
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图5.3 RocketIO 发送端口 差分信号 Fig 5.3 RocketIO send ports of the differential signal
5.2.2 单板测试和板间测试
RocketIO测试方案如图5.4所示:
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