O终端电路还可以动态地消除由于工艺，电压和驱动强度变化引起的温度变化，提高设计的可靠性[11]。
三、Xesium计数器
Virtex-5具有时钟资源丰富，包括32个时钟输入，32全局时钟网络，16 ~ 48本地时钟网络和8 ~ 24时钟带。Xesium时钟技术通过减少时钟抖动，斜周期畸变和责任，它提供了许多的时钟管理的特点，包括高达20的DCM，8相匹配的时钟分频器（PMCD）和32个全局时钟缓冲。Xesium时钟技术消除象限和缓冲区的限制，使布局更加方便，时钟频率可达550MHz。
四、RocketIO发送与接收器
Virtex-5 LXT FPGA RocketIO GTP 8 ~ 24收发器，包括SONET OC-12，光纤通道支持，千兆以太网，PCI Express和极光10种高速串行IO。嵌入式RocketIO GTP的硬件模块的使用，可大大简化背板，线，开关的设计系统，服务器和存储系统，工程师可以在很短的时间内建立的芯片和电路板之间的高速连接，以提供电子系统所需的数据带宽的一种新的时代[12]。
RocketIO技术包括一下几点：
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千兆位收发器技术的可使用第三代技术；
提供了100Mbit/s到3.2gbit / s的工作范围广，支持多速率的应用； 符合最广泛的芯片，背板和光学装置的标准和协议； 收发器达24个；
先进的TX / RX均衡技术。 完整的串行I / O的解决方案。
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五、DSP48E模块
Virtex-5 FPGA的DSP的性能优良，DSP48E块可以在500MHz的频率工作，和一个更大的FPGA（XC5VLX330T）最多可以有192 DSP48E块，一般的数字信号处理能力的105gmacs能达到惊人，让设计者可以很方便地处理各种设计挑战，数字信号处理，如中间频率和基带下变频信道数目庞大，3G扩频系统的码片速率处理128倍和高分辨率的H.264、MPEG-4编解码算法。
该DSP48E块是一个多功能的，粗糙的DSP，使设计者可以有效地提高基于FPGA的DSP系统强大的功能。支持超过40种动态控制运行方式的DSP48E块，包括乘法器，MAC，MAC / 3输入加法器，减法器，桶形移位器，多总线多路复用器，各种计数器、比较器。DSP48E块支持加法链结构，可以有效地进行高性能滤波器和复杂的算术运算。 六、嵌入式以太网媒体访问控制器（MAC）模块
Virtex-5 LXT FPGA包括一个内置的以太网连接，具有多达4个以太网媒体访问控制器（MAC）模块。
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MAC模块 性能简介如下：
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符合V3.E 802标准
三态EMAC-10／101Mbit/s模式，1001Mbit／s模式，10／101／l001Mbit/s模式 可编程的物理层接口（MⅡ、RGM、GMIIⅡ、SGMⅡ） 可以实现无缝连接的RocketIO收发器 每次最多可以存储1800个逻辑单元 适用于网络管理或FPGA远程监测 可以提供完整的RocketIO收发器
2.2 FPGA 设计方法
一般来说，完整的FPGA设计流程包括RTL设计输入，功能仿真，优化，布局，时序分析，时序仿真，并下载调试测试这几个阶段，如图2.1所示[ 13 ]。
图2.1 FPGA设计流程图
Fig 2.1 FPGA design flow chart
熟悉FPGA的设计流程，在设计过程中的灵活应用，可以加快工程进度，提高发展质量。
2.3 Xilinx FPGA 相关软件介绍
使用ISE Xilinx FPGA的，是必不可少的设计工具。ISE FPGA可以完成所有的开发过程，包括输入，仿真，设计合成，布局，生成的点文件，配置和在线调试，非常强大。对于大多数的FPGA设计者，你可以使用ISE完成设计任务。
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ISE是一个集成开发环境，结合实际的大量工具，包括HDL编辑器(HDLEditor)，出口核能发电机（CORE Generator System），约束编辑器（Constraints Editor)，静态时序分析工具（Static Timing Analyzer），布局规划工具（FloorPlanner），FPGA编辑工具（FPGA Editor）和功耗分析工具（XPower），这些工具可以帮助设计师完成设计任务，或提高工作效率。
在FPGA设计中，除了使用ISE软件的大部分功能，也可用于第三方仿真工具——ModelSim和Xilinx公司提供在线逻辑分析仪的工具_cllipscope Pro。在这里，两个软件，并使用在ISE法相结合做了简单的介绍。 2．3．1 Modelsim软件
虽然ISE还提供了仿真工具ModelSim自身的发展，但最常用的仿真工具的FPGA设计行业，在ModelSim仿真工具的设计经验，仿真速度会更快，而且还提供了功能更齐全。
Modelsim是一个独立的ModelSim仿真工具，它不需要其他软件辅助工作时间。在ISE软件集成开发环境Modelsim仿真软件的接口，通过从ISE集成环境接口直接启动Modelsim仿真工具。如果你想从ISE集成开发环境开始进行直接的工具，需要注意以下内容：
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ISE创建的项目属性，使用modelsiin作为仿真工具修改设置，并且需要正确设置进行安装路径 加入ISE的源代码和编译
ISE测试夹具和测试台波形工具的使用提供电流设计测试模板（Testbench），增加激励的设计和测试模板
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2.3.2 ChipScope Pro软件介绍
ChipScope Pro提供片上逻辑分析仪功能的FPGA调试，它类似于传统逻辑分析仪的功能，具有这种优势，可以观察到任何信号在FPGA，FPGA调试带来极大的便利，触发条件，数据的宽度和深度的设置也很方便，在实际工作中得到了广泛的应用。
Xilinx Chipscope Pro可用于FPGA调试的全系列产品，它仅使用软件与JTAG电缆信号分析。ChipScope Pro的主要功能是通过JTAG端口，在线，实时读出信号的FPGA实现。的基本原则是ChipScope Pro FPGA和BLOCKRAM内部逻辑的使用，根据用户设定的触发条件将信号保存BLOCKRAM，然后发送到计算机通过JTAG端口，并显示在计算机屏幕上的时间波形。
ChipScope Pro使用方法如下：
一般来说，当用户需要实例化ChipScope Pro两种核的设计：一是逻辑分析仪系统的集成（ILA核心，集成控制器核分析仪的核心），提供触发采集和跟踪功能；二是核集成控制器（图标核心，集成控制器为核心，负责核心和ILA）边界扫描端口通信，一
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个图标核心可以连接到1 ~ 15个核心。ChipScope Pro，ILA核心根据用户设定的触发条件捕获数据，然后在图标核心控制，对计算机通过边界扫描端口上传，并给出用ChipScope Pro分析仪的信号波形。
ChipScope Pro包括三种类型：ChipScope Pro Core Generator、ChipScope Pro Core Inserter和ChipScope Pro Analyzer。
ChipScope Pro两种方法：
第一个是ChipScope Pro核心与发电机和ChipScope Pro分析仪的应用。首先利用ChipScope Pro核心发生器来产生所需的IP，输出的HDL文件的结果，它描述了核心的定义和接口（没有内部的细节）；然后根据信息核实情况来设计自己的用户，同时需要观察的信号连接到IP端口，然后综合，布局布线，下载等操作，FPGA的运行可以观察ChipScope Pro分析仪波形。
第二是ChipScope Pro核心的插件和ChipScope Pro分析仪的应用。这种方法比较简单，在全面的代码设计，利用ChipScope Pro芯插件直接进入的IP核，然后综合，布局，下载操作，术后观察ChipScope Pro FPGA中的波形分析仪。
由于第二种方法是容易改变和掌握，所以后面部分的逻辑分析线的第二直接进入IP核的方法。
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3 TS201链接口设计与实现
3.1 TS20l链接口简介
ADSP TS201和ADSP TSL101比较，最明显的环节的改善。的ADSP TS201链路组成一个单一的终端连接到LVDS差分连接模式，通过准双向口完全变为双向通信链路时钟，也可以在连接口中实现时钟速率，导致更高的速度比的ADSP TSL101链接，更高的数据吞吐量，高可靠性。的ADSP TS201有四个独立的全双工链路，提供了一种快速，为处理器的内部或外部数据传输独立的通信机制，它在系统之间通信的方法提供了一种阵列的点，也可以互相使用相同的I / O设备通信协议。
在本文中，本章的内容，这是通过在Xilinx的FPGA仿真链路协议，从而实现ADSP ts20l和Virtex-5 XC5VLX50T之间的高速数据传输，在仿真设计，必须首先对TS201的链接结构的内容，通信协议有一个清晰的了解，从而做出正确的在FPGA的仿真设计。 3.1.1 ADSPTS201链路口结构
每个链接ts20l有两个独立的通道可以同时运行，发射通道和接收通道，它是全双工模式。如图3.1所示，TS201的链接结构，每个环节包括一个发射器和接收器两部分。两个缓冲区的传输信道，和接收缓冲区三，渠道包括lbuftxx，lbufrxx和RX临时缓冲区是128位的高速缓存，和移位寄存器是不能通过软件。
图3.1 TS201链路口结构 Fig 3.1 TS201 link structure
在实际传输TS201的链接结构，接收过程：ADSP TS201的链路发送缓冲寄存器写入完成数据传输，从接收缓冲寄存器读取数据，完成数据的接收。只要发送移位寄存器是空的，都写的发送缓冲区的数据将被复制到发送移位寄存器，然后发送。只有当接收移位寄存器为空，或接收缓冲区有足够的空间来接收从移位寄存器接收全4话接收数据时，接收只允许输入的数据。
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