LATTICE开发板
控制逻辑块允许在PIO块中使用的控制信号的选择和修改。从通用布线区的多个时钟信号中选出一个时钟，一个DQS信号来自可编程DQS引脚。时钟可以选择反相。时钟使能和本地复位选自布线区，也可以反相。全局三态信号通过这个块。
DDR存储器支持
实现高性能的DDR存储器接口需要专用的DDR寄存器结构，如在输入端的读操作和输出端的写操作。正如在PIO一节中所述，LatticeXP
器件提供这种能力。除这些寄存器外，LatticeXP器件有两个单元简化用于读操作的输入结构设计。这两个单元是DQS延时块和极性控制逻辑。
DLL校准DQS延时块
源同步接口通常要求调整输入时钟，以便用输入寄存器正确捕获数据。对大多数接口而言，PLL用于这种调整。然而对于DDR存储器，称为DQS的时钟是受约束的，因此这种方法不可行。DQS延时块提供用于DDR存储器接口所需的时钟对齐。
来自PAD的DQS信号通过DQS延时单元送入专用的布线资源。DQS信号也送入极性控制逻辑，用于控制输入寄存器块中连至同步寄存器的时钟极性。图17和图18分别展示了DQS转换信号是如何进入PIO
的。
图17 DQS局域总线