LATTICE开发板
DQS延时块的温度、电压和工艺变化由一组校正信号进行补偿，校正信号是6位宽的总线，来自器件的两个DLL。每个DLL补偿其所在半个器件的DQS延时，如图25所示。经系统时钟和反馈环，DLL环用来补偿温度、电压和工艺变化。
图18 DLL校正总线和DQS/DQS转换分布图
极性控制逻辑
对于典型的DDR存储器数据，延时DQS选通脉冲和内部系统时钟（在读周期）之间的相位关系是未知的。
LatticeXP器件含有专用电路在这些域间传递数据。为了防止建立和保持时间发生变化，即DQS延时和系统时钟间的域传递时，使用了一个时钟极性选择器。这改变了锁存在同步寄存器中的数据的边沿。要求在每个读周期的起始时刻给予正确的时钟极性。
读操作前，DDR存储器的DQS处于三态，由终端上拉。起始时刻DDR存储器驱动DQS为低电平。一个专用电路用于检测这个传递。这个信号用来控制连至同步寄存器的时钟极性。
sysIO缓冲器