LATTICE开发板
图 6 系统时钟锁相环的方框图
器件的建立和保持时间可以通过两种方式来改进：在反馈中对延时进行编程；或者在PLL的输入路径中相对于输入时钟提前或者延迟输出时钟。延时可以在配置期间配置或者动态调整。
系统时钟锁相环有综合时钟频率的能力。每个PLL有4个分频器：输入时钟分频器、反馈分频器、后定标分频器和次级时钟分频器。输入时钟分频器用于分频输入时钟信号，反馈分频器用于倍频输入信号，后定标分频器允许VCO以高于输出时钟的频率运行，因此扩展了频率范围。次级时钟分频器用于得到较低的频率输出。PPL的组件如图7 所示。表5对各种PLL信号进行了描述。
图7 PLL的组件