LATTICE开发板
PFU、PFF、PIC和EBR块以行和列的形式分布呈二维网格状，如图1所示。这些块与水平的和垂直的布线资源相连。软件的布局、布线功能会自动地分配这些布线资源。
系统时钟锁相环（PLL）在含有系统存储器块行的末端，这些PLL具有倍频、分频和相移功能，用于管理时钟的相位关系。每个LatticeXP器件提供多达4个PLL。
该系列中每个器件都带有内部逻辑分析仪（ispTRACY）的JTAG口。系统配置端口允许串行或者并行器件配置。LatticeXP器件能工作于3.3V、2.5V、
1.8V和1.2V的电压，易于集成至整个系统。
PFU和PFF块
LatticeXP器件的核心是PFU和PFF。PFU可以通过编程实现逻辑、算法、分布式RAM、分布式ROM功能。PFF可以通过编程实现逻辑、算法、ROM功能。除非特别说明，本文接下来不再区分PFU和PFF，都简称为PFU。
每个PFU由4个互联的slice组成，如图2所示。所有与PFU的互联都来自布线区。每个PFU有53个输入，25个输出。
图2 PFU的结构
Slice
每个slice有两个LUT4查找表，其输出送入两个寄存器，这两个寄存器可以通过编程成为触发器或者锁存器模式。LUT与相关的逻辑组合在一起可形成LUT5、LUT6、LUT7和LUT8。器件中的控制逻辑执行set/reset功能（可编程为同步、异步模式）、时钟选择、片选和多种RAM/ROM功能。图3为slice的内部逻辑示意图。Slice内的寄存器可配置成正/负和边沿/电平时钟。有14个输入信号，13个来自布线区，一个来自邻近的slice或PFU的进位链。有7个输出，6个至布线区，一个至邻近PFU的进位链。