LATTICE开发板
时钟分布网络
时钟输入来自外部的I/O、sysCLOCK PLL、或者布线输出。这些时钟通过时钟分布系统送入芯片。LatticeXP器件驱动时钟来自三个主时钟源：PLL输出、专用时钟输入和布线输出。LatticeXP器件有2至4个系统时钟PLL ，位于器件的左边和右边。在器件的每边有4个专用的时钟输入。图 5所示的是20个主时钟源。
图5 LatticeXP器件的时钟源
系统时钟锁相环
来自引脚和布线区的时钟送至PLL的输入时钟分频器，有4个反馈信号送至反馈分频器，它们来自时钟网络、后定标分频器、布线区和外部引脚。PLL_LOCK信号用来指出VCO已经锁定输入信号。图6 为系统时钟锁相环的方框图。