第3章CMOS集成电路的物理结构
§3.4 FET阵列设计2并联FET版图设计
统一的版图可以使硅表面上有较高的集成度
互相分开
的晶体管通常比共享源/漏区的晶体管占用更多的面积
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第3章 CMOS集成电路的物理结构
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§3.4 FET阵列设计§3.4.1基本门设计 VDD和GND用金属层布线 n+和p+区用同样的填充图案表示，不同的是pFET嵌在n阱内 金属和n+/p+区处于不同的结构层，从金属层至n+/p+区需有接触孔
非门NOT(反相器INV)版图
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